[发明专利]分析集成电路效能的系统与方法

权利要求书

1.一种对集成电路执行时序分析的方法，上述集成电路具有一时序路 径，上述方法包括：

计算上述时序路径中的非共同时序路径元件的数量；

仅根据上述非共同时序路径元件的数量，将一时序降额因子指定至上述 时序路径；

使用上述所指定的时序降额因子来计算上述集成电路的一时序分析；以 及

储存上述所计算的时序分析。

2.如权利要求1所述的对集成电路执行时序分析的方法，还包括在计算 上述非共同时序路径元件的数量之前执行：

接收一集成电路设计；以及

接收一组时序降额因子。

3.如权利要求1所述的对集成电路执行时序分析的方法，其中上述集成 电路具有多个时序路径，并且上述计算上述非共同时序路径元件的数量的步 骤还包括计算上述时序路径中的每一者的非共同时序路径元件的数量。

4.如权利要求3所述的对集成电路执行时序分析的方法，其中上述将上 述时序降额因子指定至上述时序路径的步骤还包括根据上述时序路径中的 每一者的上述非共同时序路径元件的数量，将一时序降额因子指定至上述时 序路径中的每一者。

5.如权利要求1所述的对集成电路执行时序分析的方法，其中上述计 算上述集成电路的上述时序分析的步骤还包括执行一分级式芯片变异的时 序分析。

6.一种核定集成电路用以制造的方法，上述集成电路具有至少一时序路 径，上述方法包括：

接收一集成电路设计；

通过执行上述集成电路的上述时序路径中的每一者的一时序分析来计 算上述集成电路的一效能数据，并且仅根据上述时序路径中的非共同时序路 径元件的数量对上述集成电路的上述时序路径中的每一者进行降额；以及

于判断出上述效能数据符合多个效能需求时，接收上述集成电路设计。

7.如权利要求6所述的核定集成电路用以制造的方法，还包括于判断出 上述效能数据不符合上述效能需求时，调整上述集成电路设计，其中上述接 收上述集成电路设计的步骤包括接收上述集成电路的一寄生信息、一延迟信 息、一网表、一时序信息以及一限制信息。

8.如权利要求6所述的核定集成电路用以制造的方法，其中上述计算上 述集成电路的上述效能数据的步骤还包括：

计算上述时序路径中的每一者的上述非共同时序路径元件的数量；

根据所计算出的上述非共同时序路径元件的数量，将一时序降额因子指 定至上述时序路径中的每一者；以及

使用上述所指定的时序降额因子来计算上述集成电路设计的时序分析。

9.如权利要求8所述的核定集成电路用以制造的方法，还包括在计算上 述非共同时序路径元件的数量之前，接收一组时序降额因子。

10.如权利要求9所述的核定集成电路用以制造的方法，其中上述接收 上述组时序降额因子的步骤包括从一储存装置取回上述组时序降额因子。

11.如权利要求9所述的核定集成电路用以制造的方法，其中上述接收 上述组时序降额因子的步骤包括：

执行一电路设计的一统计模拟，用以产生一模拟结果；以及

根据上述模拟结果，建立上述组时序降额因子，其中上述统计模拟使用 蒙地卡罗模拟技术。

12.如权利要求11所述的核定集成电路用以制造的方法，还包括在建立 上述组时序降额因子之前，调谐上述模拟结果。

13.如权利要求12所述的核定集成电路用以制造的方法，其中上述调谐 上述模拟结果的步骤包括指定所计算的一平均值的多个标准偏差，用以产生 一信赖区间。

14.如权利要求12所述的核定集成电路用以制造的方法，其中上述调谐 上述模拟结果的步骤包括指定一边限，其中上述边限的悲观值高于用以建立 上述组时序降额因子的一预设边限的悲观值。

15.一种执行集成电路设计的时序分析的系统，上述系统包括：

一时序路径选择单元，用以选择上述集成电路设计中的多个时序路径；

一分级式降额因子选择单元，耦接至上述时序路径选择单元，上述分级 式降额因子选择单元仅根据上述时序路径中的非共同时序路径元件的数量， 将一时序降额因子指定至上述时序路径选择单元所选择的上述时序路径的 每一者；以及

一分级式芯片变异的分析引擎，耦接至上述分级式降额因子选择单元， 上述分级式芯片变异的分析引擎通过被指定至上述集成电路设计的上述时 序路径中的每一者的上述时序降额因子，计算上述集成电路设计的一时序信 息。