[发明专利]数据处理设备和方法

说明书

技术领域

本发明涉及用于控制超高速缓存(cache memory)的数据处理设备和方法，更具体地，本发明的实施例涉及用于将数据预载入超高速缓存的缓存行(cache line)以及控制用于再使用所述超高速缓存的缓存行的缓存维持操作的设备和方法。

背景技术

为了执行数据处理操作，处理器需要访问存储在存储器内的数据值。然而数据处理设备的主存储器相对慢些，而且因此通过处理器直接访问主存储器是不现实的。为了能够更快地访问数据值，通常给处理器提供超高速缓存，该超高速缓存镜像主存储器的部分内容并且能够被处理器非常快速地访问。当需要时，新数据值被存储到超高速缓存中，而且一旦这些数据值出现在超高速缓存中，将来就能更迅速地访问它们，直到它们被盖写。超高速缓存的操作依赖于这样一个事实：统计地，和访问新数据相比，处理器更可能再次使用最近的数据。

超高速缓存包括多个缓存行(也被称为排(rows))，每一个缓存行可操作地存储由处理器访问的数据值。以缓存行为单位，将数据值从主存储器载入到超高速缓存内。由于和主存储器相比，超高速缓存相对小些，将理解到当新的数据值将被载入到超高速缓存中时，需要频繁地再次使用存储行。如果新数据值被载入到超高速缓存器内，有几个能够被应用以选择用于再次使用的缓存行的方案，例如随机替换策略或最近最少使用替换策略。

某些类型的处理器操作可能干扰超高速缓存的效果。例如，在流数据(其中当数据将被流化时，数据被作为长流处理并且对稳定地前进的流中的当前位置，几乎所有的数据访问是本地的)的情况下，超高速缓存能够被数据值的流快速地盖写。当数据值的流仅被使用一次时(其通常将是具有流数据的情况)这是不利的，因为可能以后已被再次使用的非流数据将由被再次使用的可能性较小的已流化的数据值盖写。可以包括这类数据流的操作的例子是编码译码器、通信协议和块存储操作。

一些处理器的架构(例如IA-32/SSE，日立SR8000，3DNow！)已经使用回避用于流化的数据的超高速缓存的修改的载入和存储指令来处理这个问题。一些架构(例如IA-32/SSE)具有多级超高速缓存结构并提供指定数据应当被预载入哪一级超高速缓存的预载入指令。

超高速缓存管理方法由申请人在先前的PCT申请WO-A-2007/096572中提出，在该方法中，数据流量被监测并且超高速缓存内的数据被标记，以便基于所述流量监测从所述超高速缓存优先逐出。

在US-B-6,766,419中描述了超高速缓存逐出优化技术，在其中，程序指令允许软件设计者提供软件存储单元分配提示，在进一步的程序执行期间，该软件存储单元分配提示标记(identify)不可能被使用的数据。

在“Memory Access Pattern Analysis and Stream Cache Design forMultimedia Applications”的文章中描述了流数据的缓存方案，为了防止标准数据超高速缓存被盖写，该方案为流数据提供将要利用的分开的超高速缓存。

发明内容

根据本发明的一个方面，提供一种数据处理设备，包括：

可操作地执行指令序列的处理器；

具有多个缓存行的超高速缓存，该超高速缓存可操作地存储用于被该处理器在执行该指令序列时访问的数据值；

超高速缓存控制器，包括

预载入电路，响应于在所述处理器处接收的流预载入指令，所述预载入电路可操作地将数据值从主存储器存储到所述超高速缓存的一个或多个缓存行内；

标识电路，响应于所述流预载入指令，所述标识电路可操作地为优先再使用而标识所述超高速缓存中的一个或多个缓存行；以及

超高速缓存维持电路，所述超高速缓存维持电路可操作地实施超高速缓存维持操作，在所述超高速缓存维持操作期间，考虑到由所述标识电路为所述超高速缓存的缓存行所生成的任何优先用于再使用的标识，执行用于再使用的一个或多个缓存行的选择。