[发明专利]高速内存系统

说明书

技术领域

本发明涉及一种内存系统，尤其涉及一种可结合多个子内存装置来实现高频宽之高速内存系统。

背景技术

静态随机存取内存(Static Random Access Memory，SRAM)是一种挥发性可擦写式内存，由于其存取速度非常快，因此常被应用在需要快速读写的电子产品中，例如可被用作微处理器的高速缓存、显示驱动芯片或是网络芯片中的暂存内存。而在实际运用上，除了考虑内存的存取速度外，对于内存频宽的需求也与日俱增。举例来说，以可携式电子产品而言，随着所使用的液晶显示器的尺寸、分辨率、更新率等特性逐渐提升时，相对地，显示驱动芯片中的SRAM内存必须足以提供日益增加的影像数据传输量，以确保完整的数据传递。换句话说，必须提高SRAM内存的频宽，以提供更高效能的数据传输。  一般来说，提升内存频宽最直接的方式就是增加总线的宽度。当总线的宽度变大，则内存每次所能读/写的数据量便相对的增加。然而，一旦改变了总线的宽度，也意味着内存可处理的最小数据封包大小将随之而变。在此情况下，内存与主控端之间的输入/出传输接口协议规格，会随前述变化而更动，如此一来，将牵动整体系统的规格大小，而造成系统设计与制造上的困扰。

此外，另一提升内存频宽的方式便是提升SRAM内存的操作速度。然而，当SRAM内存的操作频率愈高，所需的消耗能量就愈多，将会严重影响整体效能，且囿于制程技术的限制，单一SRAM内存的操作频率亦可能无法完全满足所需。再者，对于可携式电子产品来说，由于待机时的能量消耗大部分来自于SRAM内存的静态耗电，也就是所谓的漏电流(leakage current)问题所造成。因此，为了达到低漏电流，可能会降低SRAM内存驱动能力，如此一来，却影响了SRAM记忆体操作频率。简言之，如何能够在低静态耗电的半导体制程上，通过加快整体SRAM内存的操作速度来提升内存频宽，是目前亟需解决的问题。

发明内容

本发明的目的在于通过内存控制器使用分时多任务的方式进行协调控制，结合多个操作速度较低的内存装置，在不需改变原有数据输入输出传输协议规格的情况下，实现高频宽传输的内存系统，如此一来，将可避免消耗过多的系统功率，并大幅提升数据频宽及系统效能以实现高速数据存取。

为达成上述目的，本发明提供一种高速内存系统，高速内存系统包含有：复数个内存装置；以及一内存控制器，耦接于该复数个内存装置，用来根据一频率，以分时方式依序轮流对该复数个内存进行存取控制。

为达成上述目的，本发明另提供一种高速内存系统，高速内存系统包含有：复数个内存装置；复数个缓冲器，分别耦接于该复数个内存装置，以及一内存控制器，耦接于该复数个缓冲器，用来根据一频率，产生复数个控制信号至该复数个缓冲器，并以分时方式依序轮流对该复数个内存进行存取控制。

附图说明

图1为本发明第一实施例的一内存系统的示意图。

图2为本发明实施例具有4个内存装置的内存系统的示意图。

图3为图2中之内存系统于写入控制时之相关信号时序示意图。

图4为图2的内存系统的影像数据配置示意图。

图5为本发明第二实施例的内存系统的示意图。

其中，附图标记说明如下：

10、50               内存系统

100、500             主控端

102、502             内存控制器

AB1～ABn             仲裁器

CBUS                 系统控制总线

CBUS_1～CBUS_n、

CBUS1_1～CBUS1_n、

控制总线

CBUS2_1～CBUS2_n、

CBUS3_1～CBUS3_n

CLK                  系统频率

DBUS                 系统数据总线

DBUS_1～DBUS_n、

DBUS1_1～DBUS1_n、   数据总线

DBUS2_1～DBUS2_n、

DBUS3_1～DBUS3_n

R1～Rn               内存单元

RAM_1～RAM_n         内存装置

SC、SC1～SCn          控制信号

具体实施方式