[发明专利]使用改进式时钟门控单元的系统及方法

说明书

技术领域

本描述大体上涉及时钟门控单元，且更具体地说，涉及具有处置缓慢上升或缓慢下降的时钟边沿的经改进能力的时钟门控单元。

背景技术

图1为常规时钟门控单元(CGC)100的说明。在许多应用中使用CGC以通过暂停未在使用的电路中的计算来停止将时钟信号传播到所述未在使用的电路以减少动态功率。举例来说，在包括MP3功能性及电话功能性的手持式装置中，当用户正在播放MP3文件但不使用电话时，可使用一个或一个以上CGC来防止时钟传播到处理器的在电话功能性闲置时未使用的部分(以及传播到其它芯片)。不接收时钟的部分使用少得多的功率，以使得电池寿命得以延长。此外，非门控时钟信号自身具有高有效性因数，从而使其成为动态功率使用的主要来源。

CGC 100具有时钟输入及启用输入。全局时钟源为时钟输入，且其标记为Clk_in。CGC(例如CGC 100)可包括任何数目个启用输入，所述启用输入的实例可包括时钟启用(Clk_en)及在电路的扫描测试期间启动时钟的扫描启用(test_en)。图1展示典型CGC标准单元电路的一般框图，所述电路包括有效低锁存器101、两输入AND门102及启用逻辑103。CGC 100的输出为Clk，其为门控时钟脉冲。

在较低电压下，Clk_in的边沿速率可变得显著降级且最终导致CGC 100的功能故障。图2为根据CGC 100的设计而配置的CGC 150的更详细视图的说明，且图3说明在一些操作期间CGC 150的关键节点的时序图。图3展示有效低锁存器101尤其包括反相器链(即，反相器107及108)及下拉堆叠(即，NMOS晶体管104及106)。当启用有效低锁存器101(由test_en信号或Clk_en信号启用)时，在锁存器101的透明阶段期间最初将pn1节点设定为逻辑1。在此条件下，CGC 150将输入Clk_in信号传递到输出Clk。最初，Clk_in处于逻辑0，因此pn2节点处于逻辑1。对于缓慢上升的输入Clk_in信号，在内部缓冲的Clk_net节点处的电压可快速上升，甚至在Clk_in中途上升到Vdd/2(其中Vdd为系统电源)之前上升，进而接通pn1节点的下拉NFET 104(图2)。这是不合意的。其产生竞态条件且为pn1节点提供放电路径，直到输入Clk_in信号传播到输出端且切断反馈下拉NFET 105为止。如图3中所展示，pn1节点电压可在复原为逻辑1之前瞬间降落。pn1节点处的电压降落导致在芯片的低电压操作下的功能故障。

CGC不限于使用有效低锁存器。举例来说，图4为在输出端处使用有效高锁存器及OR门的常规CGC 400的说明。CGC 400基本上为双重CGC 100。潜在的功能故障可在pn1节点的过早充电发生(与图1的CGC 100的过早放电问题相反)时在图400的基于有效高锁存器的CGC 200中的较慢Clk_in转变期间发生。

提防上文所描述的功能故障的现有技术解决方案包括超裕度设计时钟树以维持低电压操作期间的良好边沿速率或减慢许多制造部件。然而，超裕度设计时钟树是以燃烧更多动态功率及较短电池寿命为代价而进行的。另一解决方案是扩大CGC的输出逻辑的规模以将输入时钟信号快速传播到输出节点。按照惯例在用于通用时钟门控的工业中遵循此方法，但其代价为增加输出逻辑所需的面积，从而燃烧由增加的面积引起的更多动态功率。此外，所述扩大输出逻辑的规模还增加启用逻辑的设置时间，这通常为对于任何高性能系统(例如，处理器及DSP核心)的重要约束。

发明内容

本发明的各种实施例将防护电路添加到常规CGC架构，所述防护电路防止输出逻辑门的输入节点(例如，图1及图2的pn1)过早放电。在一个实例实施例中，将额外晶体管放置于所述输出逻辑门的所述输入节点与接地之间。将与启用电路连通的反相器放置于所述额外晶体管的栅极处。当所述CGC经启用且正接收上升时钟边沿时，所述输出逻辑门的所述输入节点未放电。所述布置可防止所述CGC的操作模式中的故障。

在另一实例中，所述常规CGC架构的反馈回路经修改以使得其不包括NAND门的输出，而是包括从所述NAND门的输入节点取得的反相信号。还将额外晶体管添加到所述反馈回路。新反馈布置使所述NAND门的所述输入节点避免在缓慢上升边沿期间放电。在另外其它实例中，实施例还将防护电路添加到基于有效高锁存器的CGC以防止输入节点(例如，图4的pn1)的过早充电。