[发明专利]用于在高速串行链路中使用的循环冗余码

说明书

技术领域

本发明通常涉及计算机存储器系统，并且更具体地，涉及一种用于在高速串行链路中使用的循环冗余码。

背景技术

当代高性能计算主存储器系统通常由一个或多个动态随机存取存储器(DRAM)设备构成，其经由一个或多个存储器控制元件连接至一个或多个处理器。总的计算机系统性能受计算机结构的关键元素中的每一个影响，包括(多个)处理器的性能/结构、任何(多个)存储器高速缓冲存储器、(多个)输入/输出(I/O)子系统、(多个)存储器控制功能的效率、(多个)主存储器设备及(多个)存储器互连接口的类型及结构。

产业正在投入广泛研究及开发努力以产生改进和/或创新解决方法，用于通过改进存储器系统/子系统设计和/或结构来最大化总的系统性能及密度。由于用户期望除了提供额外功能、增加的性能、增加的储存、较低的操作成本等之外，新计算机系统还将在平均故障间隔时间(MTBF)方面明显地超越现有系统，因此高可用性系统呈现如关于总的系统可靠性的进一步的挑战。其它常见的用户要求进一步加剧存储器系统设计挑战，并且包括如易于升级及减小的系统环境影响(如空间、功率及冷却)的项目。

发明内容

示例性实施例包括一种级联互连存储器系统。该存储器系统包括存储器控制器、存储器集线器设备和下游链路。该下游链路与该存储器控制器和该存储器集线器设备通信，并且包括用于将多传送下游帧从该存储器控制器传输至该存储器集线器设备的至少十三个信号巷道(signal lane)。该下游帧的一部分包括用于检测该下游帧中的错误的下游循环冗余码(CRC)比特。该下游CRC比特能够检测巷道故障、传送故障和多至五个比特随机错误中的任一个。

另一示例性实施例包括一种级联互连存储器系统。该存储器系统包括存储器控制器、存储器集线器设备和上游链路。该上游链路与该存储器控制器和该存储器集线器设备通信并且包括用于将八传送上游帧从该存储器集线器设备传输至该存储器控制器的至少二十个信号巷道。该上游帧的一部分包括用于检测该上游帧中的错误的上游CRC比特。该上游CRC比特能够检测巷道故障和多至四个比特随机错误中的任一个。

另一示例性实施例包括一种用于为下游多传送帧提供CRC覆盖(coverage)的方法。该方法包括选择性地选择用于该下游帧中的CRC比特的位置，以提供用于巷道故障、传送故障和多至五个比特随机错误中的任一个的覆盖。

再一示例性实施例包括一种用于为具有多个比特巷道的多传送帧提供CRC覆盖的方法。该方法包括产生至少具有T和N中的最大者的检查比特的CRC，以使得该CRC检测任何传送错误以及任何巷道错误。T为该帧中的传送的数目并且N为比特巷道的数目。

对于本领域技术人员而言，在阅读下面的附图及详细描述时，根据实施例的其它系统、方法和/或计算机程序产品将显而易见或变得显而易见。意图所有这种额外系统、方法和/或计算机程序产品包括在此描述内，在本发明的范围内，并且受权利要求保护。

附图说明

现在参考附图，其中在几个图中用相同标号表示相同元件：

图1描绘可通过示例性实施例来实施的级联互连存储器系统；

图2描绘利用通道CRC的实施例的示例性下游八传送帧；

图3描绘利用通道CRC的实施例的示例性下游十二传送帧；

图4描绘利用通道CRC的实施例的示例性下游十六传送帧；

图5描绘利用通道CRC的实施例的示例性上游八传送帧；及

图6描绘用于找出错误检测码的示例性方法。

具体实施方式

本发明的示例性实施例为用于检测通信或计算机系统中的总线上的错误的特定循环冗余码(CRC)。可通过示例性实施例来实施的该特定总线CRC通过包括沿着变化长度的数据分组的两个轴的CRC检测而提供动态的、多维度的覆盖。示例性实施例包括下游CRC与上游CRC两者。