[实用新型]位同步电路

说明书

技术领域

本实用新型涉及一种用于数字通信系统中的位同步电路。

背景技术

目前，经典的超前-滞后型数字锁相环位同步时钟信号提取电路由高稳定度的晶体振荡器、分频器、相位比较器和控制器组成。其中，控制器包括图1中的扣除门、附加门和或门。相位比较器将接收码元边沿与n次分频器分频得到的本地时钟脉冲序列边沿的相位进行比较，如不一致，输出超前/滞后脉冲，再由控制器在高频脉冲序列a中加/扣脉冲，由分频器分频，使本地时钟相位推后/提前，经过多次调整，使本地时钟与接收码元相位一致，达到同步的目的，原理框图如图1所示。这种经典的数字锁相环电路存在一个缺点，控制器扣除和添加脉冲是在a路脉冲序列中直接去掉一个脉冲或在a路脉冲序列中添加一个与a路脉冲相位相差180°的b路脉冲，如图2所示。由于鉴相器的比较方式和控制器加/扣脉冲位置的限制，即使位同步信号已经与接收码元同步，但是实际情况是，位同步信号的边沿总是在接收码元的边沿的一定范围内抖动，抖动的范围与分频器的分频次数有关，并且容易造成错锁的情况。

发明内容

鉴于现有技术存在的不足，本实用新型提供了一种在数字通信系统中，用于带有同步头的瞬时发送信息、可实现同步锁定后时钟的相位与数据沿相位不发生抖动的位同步电路。

本实用新型为实现上述目的，所采取的技术方案是：一种位同步电路，包括8分频器和输出电路，其特征在于：还包括与取沿电路依次连接的鉴相器电路、控制电路及8分频器和输出电路，所述取沿电路中的触发器D1的5脚、3脚分别与触发器D2的2脚、3脚相连，触发器D2的2脚、5脚分别与异或门电路XOR1的1脚、2脚相连，非门电路NOT1的2脚与触发器D1的3脚相连；所述鉴相器中的与非门电路NAND1的3脚分别与触发器D3的2脚及触发器D4的2脚相连，触发器D3的3脚与触发器D4的3脚相连；所述控制电路中的与非门电路NAND2的1脚分别与超前门电路AND1的1脚连接，与非门电路NAND2的2脚分别与超前门电路AND1的2脚及滞后门电路AND2的1脚连接，与非门电路NAND2的3脚与触发器D5的3脚连接，触发器D5的2脚、6脚相连并与超前门电路AND1的13脚连接，超前门电路AND1的12脚与或非门电路NOR1的2脚连接，或非门电路NOR1的3脚与滞后门电路AND2的3脚连接，所述8分频器和输出电路与或非门电路NOR1的1脚连接。

本实用新型的有益效果是：改进超前-滞后型数字锁相环的环路结构，使得位同步提取的时钟与数据相位相对稳定，并且不会出现错锁的情况；本装置适用于非连续发出，带有同步头的数字信息；采用全数字方式，可集成于可编程逻辑器件，具有结构简单、节省硬件资源、可靠性高等优点，性能良好、工作稳定。

附图说明

图1为经典数字锁相原理框图；

图2为图1的a路脉冲序列扣除和添加脉冲；

图3为本实用新型位同步提取原理方框图；

图4为本实用新型位同步提取电路原理图并作为摘要附图；

图5为图4中取沿电路数据双沿及超前和滞后时的鉴相器输出波形；

图6为图4中时钟标记脉冲CLK_mark与判别时钟CLK_judge波形图；

图7为图4中超前和滞后时的控制电路以及分频后的波形。

具体实施方式

改进后位同步原理框图如图3所示，数字锁相环由本地晶振生成的高频时钟源、取沿电路、鉴相器、控制电路、分频和输出电路等组成。设外输入码元信号频率为f，该环路中高频时钟源的输出频率为Nf，相位相差为π，经过鉴相器判断超前还是滞后，并输出超前或滞后脉冲，控制电路由超前滞后脉冲对时钟源进行加/扣脉冲，后输入N/2分频器，使分频计数器多计/少计一次数，输出相位提前/滞后2π/N，分频器输出的信号CLK_SYN为位同步后的信号时钟。关于电路详细的具体实现过程，在实现方案中说明。随着外信号的不断输入，环路经过多次调整后最终建立起同步，数字锁相环在每次相位比较时只添/减一个脉冲，在最坏条件下(环路输出与外信号相位差为π)，锁相环要做N/2次相位调整达到锁定。