[发明专利]电源分析的方法及装置

说明书

技术领域

本发明是关于电源分析的方法及装置，特别是关于整个芯片压降(IR drop)分析的方法及装置。

背景技术

随着研发技术发展，制程技术日新月异，芯片(chip)因面积成本的考虑，而将器件(device)尺寸越做越小，来降低整个电路的设计尺寸。参考电压也要求降低以减少电源的功率消耗，芯片的电压由早先的3.3伏特、2.5伏、1.8伏特降到0.13μm制程的1.2伏特，到现在低于1伏特以下的操作电压也已是非常普遍的规格。因此，在芯片尺寸越来越小的前提下，以降低电压源的电压来减少功率消耗，使芯片所能承受噪声(noise margin)的能力也相对降低。因此，在设计整个芯片电路的电压源分布时，就必需考虑压降(IR-drop)所造成的影响。因为电压源的稳定与否，直接影响了整个电路的效能。换言之，电压源的设计分析上，需要更加的周密，以达到更符合实际状况的结果。

执行芯片电源分析(Chip Power Analysis)能找出芯片上压降的发生处，并得到各种功率消耗的信息。作此分析需要先输入集成电路设计的相关设计参考数据，利用计算机辅助设计软件获得集成电路设计的电源网络模型(power gridmodels)，再据此集成电路设计的电源网络模型进一步分析，就可获得压降的大小及分布。

压降是指出现在集成电路中电源和地网络上的电压下降或升高的一种现象。随着半导体制程的演进，金属互连接的宽度越来越窄，导致它的电阻值上升，所以在整个芯片范围内将存在一定的压降。另外，电源管理单元(powermanagement cell)、电源闸开关(power gating switch)及逻辑闸单元(logic gatecell)于开启电流通过时，都可视为具有一等效电阻而产生压降的单元。

图1是一现有芯片的示意图。假设一顶层设计(top level design)的芯片10包含三个具有不同功能的电路方块11、12、13及其它电路单元(cell)，且分别连接至一电源信号VDD及一地信号VSS。目前集成电路设计业者多会自硅知识产权供应者(IP vendor；例如：ARM)直接取得特定功能的电路方块或电路模块的设计，然硅知识产权供应者大都仅提供电路方块的后绕线布局的GDSII格式数据，因此无从得到电路方块的内部各电路器件的信息。亦即，若对芯片10进行电源分析时，电路方块的内部电源网络分析就需要略过，因此无法获得整个芯片的压降大小及分布。

图2是一现有芯片的压降分布图。图中右下角有一黑色的矩形区21，该区域即为前述无从得到内部电源管理单元的信息的电路方块，例如：包含有多重临界电压互补金属氧化物导体(MTCMOS)单元的电路方块，因此无法以颜色标示压降在该区域内的分布状况。

鉴于此，电子设计自动化(Electronic Design Automation)业界需要一种能得到完整芯片的压降分析结果的方法，为能解决目前电路设计所遭遇的问题。

发明内容

本发明的目的为由电路布局中提取出电路方块内的电源分布，以便在进行电源分析后获得整个芯片的压降大小及分布。

根据本发明的一实施例的电源分析的方法包含步骤如下：接收一芯片的设计数据，其中该芯片包含一个内部电源管理单元不明的电路方块，该设计数据为该电路方块的后绕线布局；根据布局对应于构图的内容自该后绕线布局中提取出该电路方块的内部电源器件的信息；及根据该内部电源器件的信息，执行该电路方块的电源分析。

根据本发明的另一实施例的电源分析的装置，包含一电路器件提取单元、一电路器件构图单元及一电源分析单元。该电路器件提取单元根据布局对应于构图的内容自内部结构不明的一电路方块的后绕线布局中提取出该电路方块的内部各电源器件的信息。该电路器件构图单元根据该内部各电源器件的信息建立该电路方块的完整设计数据。该电源分析单元执行该电路方块的电源分析。

本发明的方法首先根据布局与线路对比检查(LVS)的内容自电路方块的后绕线布局中提取出该电路方块的内部各电路器件的信息，之后执行该电路方块的电源分析。藉此，即便该电路方块是经由硅知识产权供应者直接取得，且只有电路方块的后绕线布局的GDSII格式数据，本发明仍然可对芯片进行电源分析，而获得整个芯片的压降大小及分布，并作为电路设计工程师改良电路设计的依据。

本发明电源分析的方法及装置能得到完整芯片的压降分析结果的方法，进一步更正电路的设计以降低功率消耗，俾能于放置及绕线阶段就发现热点的存在处，并于设计流程中提前更正设计。

附图说明

图1是一现有芯片的示意图；

图2是一现有芯片的压降分布图；