[发明专利]EEPROM的栅极制造方法及其制造的栅极

说明书

技术领域

本发明涉及一种NVM(non-volatile memory，非易失性存储器)，特别是涉及一种EEPROM(Electrically-Erasable Programmable Read-OnlyMemory，电可擦除可编程只读存储器)。

背景技术

请参阅图1，现有的EEPROM存储单元由一个选择晶体管1a和一个浮栅晶体管1b组成。其中，选择晶体管1a通常为NMOS，执行选通功能；浮栅晶体管1b通常为n沟道MOS管，执行数据存储功能。浮栅晶体管1b包括两个栅极13a、13b，浮栅13a在下方，控制栅13b在上方，浮栅13a下方的氧化层为隧穿氧化层12a。

EEPROM工作时通常需要施加10V以上的高压，因此在EEPROM的存储单元外围通常还有一些用来产生高压的高压晶体管。这样EEPROM就包括有选择晶体管、浮栅晶体管和高压晶体管三种MOS管。实际上，选择晶体管本质上也属于一种高压晶体管，但本申请中将存储单元中的选择晶体管和存储单位外围的高压晶体管区分表述。

EEPROM中，浮栅晶体管1b通常希望浮栅13a掺杂浓度越低越好，选择晶体管1a和高压晶体管则希望栅极13掺杂浓度越高越好。当浮栅晶体管1b的浮栅13a掺杂浓度较高时，会增大电荷穿越隧穿氧化层12a的势垒高度，进而缩小EEPROM的工作窗口，即EEPROM器件编程时和擦除时的电压差或电流差，这对数据存储是不利的。当选择晶体管1a和高压晶体管的栅极13掺杂浓度较低时，会增加多晶硅电阻，无法形成欧姆接触，造成RC延迟，这也是不利的。现有的EEPROM中，选择晶体管1a和高压晶体管的栅极13掺杂浓度通常相等，并大于浮栅晶体管1b的浮栅13a的掺杂浓度。

现有的EEPROM的栅极的制造方法包括如下步骤：(所述EEPROM的栅极包括EEPROM存储单元中选择晶体管1a的栅极13、EEPROM存储单元中浮栅晶体管1b的浮栅13a、EEPROM存储单元外围高压晶体管的栅极)

请参阅图2a，图2a中左边区域为EEPROM的存储单元，其中包括未完成的浮栅晶体管1b，对于选择晶体管则未予图示。图2a中右边区域为EEPROM存储单元外围，其中示意性地表示了两个未完成的高压晶体管2a、2b。硅片的初始形态是：衬底20上已形成隔离区21，隔离区21将各个晶体管相隔离。衬底20中有p阱22，p阱22中有n型重掺杂区23，其中一个n型重掺杂区23定义了浮栅晶体管1b的沟道长度。硅片表面具有氧化层14。所述定义了浮栅晶体管1b的沟道长度n型重掺杂区23上方的氧化层24a比其余区域的氧化层24薄，称为隧穿氧化层24a。

第1步，请参阅图2b，在硅片表面(包括EEPROM的存储单元及外围)淀积一层n型掺杂的多晶硅25，所述n型掺杂的多晶硅25的薄膜电阻(Sheetresistance，也称方块电阻)为9000～10000Ω/□(Ω/sq，ohms per square，欧姆每平方)；

第2步，请参阅图2c，在硅片表面旋涂光刻胶26，曝光、显影后使光刻胶26覆盖住浮栅晶体管1b区域的多晶硅25，而暴露出选择晶体管(未图示)、高压晶体管2a、2b区域的多晶硅25；

第3步，请参阅图2d，以离子注入工艺向多晶硅25注入n型杂质，此时光刻胶26作为离子注入的阻挡层保护浮栅晶体管1b区域的多晶硅25不被注入；而选择晶体管(未图示)、高压晶体管2a、2b区域的多晶硅25’经过离子注入后，掺杂浓度增大，薄膜电阻≤10Ω/□；

第5步，请参阅图2e，以干法等离子体去胶工艺去除浮栅晶体管1b区域的多晶硅25上方所覆盖的光刻胶26。此时去除光刻胶的等离子体会对浮栅晶体管1b的隧穿氧化层24a造成严重的等离子体损伤。

上述EEPROM的栅极制造方法通常增加额外的光刻和离子注入工艺对选择晶体管和高压晶体管的多晶硅进行第二次掺杂，从而使选择晶体管和高压晶体管的多晶硅栅极掺杂浓度大于浮栅晶体管的多晶硅浮栅掺杂浓度，这使得制造成本较高。

发明内容

本发明所要解决的技术问题是提供一种EEPROM的栅极制造方法，该方法不会对浮栅晶体管的隧穿氧化层造成等离子体损害，而且制造成本较低。为此，本发明还要提供所述EEPROM的栅极制造方法所制造的栅极。

为解决上述技术问题，本发明EEPROM的栅极制造方法中，所述EEPROM的栅极包括EEPROM的存储单元中选择晶体管的栅极、EEPROM存储单元中浮栅晶体管的浮栅、EEPROM存储单元外围高压晶体管的栅极，所述方法包括如下步骤：