[发明专利]一种垂直双扩散MOS晶体管的制备方法

说明书

技术领域

本发明涉及MOS器件制备方法，具体涉及垂直结构的双扩散MOS晶体管制备方法，属于半导体技术领域。

背景技术

在半导体集成电路中，以双扩散MOS晶体管为基础的电路，简称DMOS，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。而DMOS晶体管又可分为横向DMOS晶体管(简称LDMOS)和垂直DMOS晶体管(VDMOS)两种。其中，垂直DMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越来越多的应用。

图1a为传统垂直双扩散MOS晶体管(简称VDMOS)100剖面结构示意图。如图1a所示，垂直双扩散MOS晶体管100在N⁺硅衬底110上生长一层N^-外延层120，电子由N⁺源掺杂区104流经沟道105后改为垂直方向由衬底110流出。因此，漏电极101由硅片底面引出，硅片表面只有源电极102和栅电极103，有利于提高集成度，其中，多晶硅栅130和外延层120之间有一栅氧化层106，用于将多晶硅栅130和有源区隔开。

图1b为垂直双扩散MOS晶体管100单元结构内的寄生元件示意图，图1c为垂直双扩散MOS晶体管100带有寄生元件的等效电路图，如1b及图1c所示，漏极和源极短接时的输入电容Ciss＝Cgs+Cgd，栅极和源极短接时的输出电容Coss＝Cds+Cgd，而栅极和源极短接时的反向传输电容Crss＝Cgd，其中，反向传输电容Crss通常指米勒电容(Miller Capacitance)，是影响器件电压上升和回落时间以及开关延时的重要参数。

由于具有相对较高的开关速度且需要的功率较低，MOS晶体管，特别是垂直双扩散MOS晶体管(VDMOS)在开关领域中被广泛的使用。然而，MOS晶体管中的动态损耗占据了变换器总损失中较大的百分比，动态损耗与器件的上升和回落时间(rise and fall times)成正比，而器件的上升和回落时间又与器件的反向传输电容(即：栅-漏电容)，也就是米勒电容成比例。如图1a所示，由于在垂直双扩散MOS晶体管100中，其漏极101和栅极103大面积交叠，会产生较大的米勒电容，因此，由米勒电容所引起的动态损耗在垂直双扩散MOS晶体管中表现的尤为严重。

在现有技术中，降低MOS晶体管栅-漏电容Cgd的方法通常有两种：一种方法是减小栅极、漏极的面积，但该方法会带来较大的导通电阻Rds(on)，在增大开关损耗的同时，也会造成器件电流、电压等其他性能的下降；另一种方法是降低栅极和漏极的相对接触面积，通常采用的手段是对栅极采用一定的屏蔽技术，从而减小栅-漏的相对电容。此外，在中国专利CN101268543A中，提供了一种降低CMOS器件中米勒电容的方法，通过将位于多晶硅栅和半导体衬底之间的栅氧化层设置为高介电常数和低介电常数交错布置的混合介质层，并配合在栅极的不同侧进行不同角度注入引发损伤因子，从而产生非对称的底切，以降低MOS器件的米勒倍增因子。该方法所涉及介质层的沉积、离子注入、退火等工艺步骤繁多，且对工艺精度要求较高，需严格控制工艺成本，此外，根据CMOS器件的结构特点，该方法只适用于源极、栅极、漏极位于半导体衬底同一侧的MOS晶体管，对于源/栅极和漏极分别位于半导体衬底两侧的垂直双扩散MOS晶体管结构而言，该方法对米勒电容的改善力度有限。

发明内容

本发明要解决的技术问题是，提供一种垂直双扩散MOS晶体管制备方法，有效降低MOS晶体管的栅-漏电容，从而降低开关过程中的动态损耗，提高器件性能。

为解决上述技术问题，本发明提供的垂直双扩散MOS晶体管制备方法包括以下步骤：

(1)提供第一半导体类型的半导体衬底，并在半导体衬底表面生长第一半导体类型的外延层；

(2)在外延层表面沉积绝缘层，通过光刻在绝缘层表面开刻蚀窗口，并对绝缘层进行刻蚀，形成长方体岛状结构；

(3)清洗后在外延层表面依次制备栅氧化层和多晶硅栅层，并通过光刻在多晶硅栅层表面开刻蚀窗口，依次刻蚀多晶硅栅层和栅氧化层至露出所述外延层表面，形成一外延层窗口；

(4)在外延层窗口处依次进行垂直双扩散MOS晶体管第二半导体类型掺杂的沟道区和第一半导体类型的源掺杂区的掺杂，并完成源、漏电极的制备。