[发明专利]用于合并覆盖数据的EDA覆盖日志的方法和装置

说明书

技术领域

本申请总体上涉及电子设计自动化，并且更具体地，涉及用于 合并覆盖数据的EDA覆盖日志的方法和装置。

背景技术

电子设计自动化EDA在半导体产业中应用于实际上所有器件 设计项目。在进行了产品构思之后，EDA工具用来定义具体实现。 在称为“流片”的过程中，使用EDA工具定义的实现用来创建掩模 数据，该掩模数据用于产生掩模以便在生产成品芯片时进行光刻。 继而创建掩模，并且将这些掩模与制造设备一起用来制造集成电路 晶片。对晶片进行分割、封装和组装，从而提供集成电路芯片以便 分发。

使用EDA工具的示例设计程序开始于使用架构定义工具的总 体系统设计，这些工具描述将使用集成电路实现的产品的功能。接 下来，应用逻辑设计工具，以便基于描述语言如Verilog或者VHDL 等来创建高级描述；并且在迭代过程中应用功能验证工具，以保证 该高级描述实现设计目标。接下来，使用合成和测试设计工具将高 级描述转移成网表，针对目标技术优化网表，以及设计和实现允许 按照网表来检查成品芯片的测试。

典型设计流程可能接下来包括设计规划阶段，在该阶段中，构 造和分析芯片的总体平面图，以保证可以在高层级实现网表的时序 参数。接下来，可以严格地检查网表是否遵循时序约束以及使用 VHDL或者Verilog在高层级定义的功能描述。在确定网表并且将网 表映射到用于最终设计的单元库的迭代过程之后，使用物理实现工 具进行布置和布线。执行布置的工具将电路元件定位于布局上，而 进行布线的工具定义电路元件的互连。

在布置和布线之后，继而通常使用抽象工具在晶体管层级分析 所定义的部件并且验证这些部件，以保证实现电路功能并且满足时 序约束。可以用迭代方式按照需要重新访问布置和布线过程。接下 来，对设计进行物理验证过程，诸如设计规则检查DRC、布局规则 检查LRC和布局比对示意LVS检查，这些物理验证过程分析可制造 性、电子性能、光刻参数以及电路正确性。

在通过设计和验证过程(例如上文描述的过程)的迭代达成可 接受的设计之后，可以对得到的设计进行解析度增强技术，其提供 对布局的几何操控以提高可制造性。最后，准备掩模数据并对其流 片，以用于生产最终产品。

发明内容

本发明的一个方面是一种合并覆盖日志的电子设计自动化方 法。通过验证硬件描述语言电路设计，来生成覆盖日志。在生成覆 盖日志时合并覆盖日志，而不等待未决验证(pending verification) 的所有覆盖日志。未决验证的示例是未决动态仿真(例如，纯随机 仿真、定向随机仿真和纯定向仿真)和未决形式验证。

在一些实施方式中，通过仿真硬件描述语言电路设计来生成至 少一个覆盖日志。在一些实施方式中，合并覆盖日志得到包括形式 验证覆盖数据的合并覆盖日志。

各种实施方式具有响应于合并覆盖日志的结果。一个这样的结 果是更改硬件描述语言电路设计的未决仿真的条件。改变条件的示 例包括更改输入参数，例如更改输入条件(例如：改变输入配置文 件和/或参数以在不同模式/配置中仿真芯片；改变测试平台的控制参 数，这继而将添加更多约束和/或放宽现有约束，由此导致生成不同 的输入激励)或者改变随机种子条件。

另一这样的结果是释放至少部分大容量储存。

另一这样的结果是，不仅响应于合并覆盖日志，而且还响应于 满足预定条件，而生成覆盖报告。

另一这样的结果是确定：预期完成未决验证将不足以改进硬件 描述语言电路设计的验证覆盖。一种用以确定未决验证不足以改进 验证覆盖的方式是：确定将要通过该未决仿真来仿真的硬件描述语 言电路设计的属性已经进行了仿真。在一个实施方式中，当确定未 决验证不足以改进验证覆盖时，则停止未决验证。

另一这样的结果是较新的硬件描述语言电路设计的验证覆盖 的覆盖度量。覆盖度量包括来自合并覆盖日志的覆盖数据。示例覆 盖度量考虑断言覆盖、功能覆盖和代码覆盖(例如线覆盖、条件覆 盖、分支覆盖、路径覆盖、触发覆盖、指派触发覆盖)。

在一些实施方式中，本发明从未就绪状态变为合并覆盖日志的 就绪状态。响应于这一状态改变，请求在状态改变之前生成的覆盖 日志数据。

一些实施方式创建多个运行实例。这些多个运行实例执行对硬 件描述语言电路设计的仿真的覆盖日志的合并，或者一般地称为验 证。