[发明专利]用于合并覆盖数据的EDA覆盖日志的方法和装置

权利要求书

1.一种用于在电子设计自动化中的设计和功能性验证中使用的 方法，所述方法包括：

使用计算机合并硬件描述语言电路设计的第一仿真的第一覆盖 日志与所述硬件描述语言电路设计的第二仿真的第二覆盖日志，

所述第一仿真基于所述硬件描述语言电路设计的第一硬件验证 语言覆盖模型，

所述第二仿真基于所述硬件描述语言电路设计的第二硬件验证 语言覆盖模型，

所述第二硬件验证语言覆盖模型比所述第一硬件验证语言覆盖 模型更新，并且与所述第一硬件验证语言覆盖模型不同。

2.根据权利要求1所述的方法，其中所述硬件描述语言电路设 计的硬件描述语言包括Verilog、System Verilog和VHDL中的任何 硬件描述语言。

3.根据权利要求1所述的方法，其中所述第一和第二硬件验证 语言模型的硬件验证语言包括System Verilog、Native Testbench、E 和Vera中的任何硬件验证语言。

4.根据权利要求1所述的方法，其中所述合并包括：

响应于所述第一覆盖日志和所述第二覆盖日志包括不同最大数 目的自动创建的面元，保持所述第二覆盖日志的覆盖点的覆盖数据， 并且从所述第一覆盖日志删除覆盖点的覆盖数据。

5.根据权利要求1所述的方法，其中所述合并包括：

响应于所述第一覆盖日志包括面元名称未存在于所述第二覆盖 日志中的面元，在所述合并之后删除所述面元的覆盖数据。

6.根据权利要求1所述的方法，其中所述合并包括：

响应于所述第一覆盖日志包括面元名称存在于所述第二覆盖日 志中的面元，在所述合并之后保持所述面元的覆盖数据。

7.根据权利要求1所述的方法，其中所述合并包括：

响应于所述第一覆盖日志具有第一表达式宽度的覆盖点而所述 第二覆盖日志具有与所述第一表达式宽度不同的第二表达式宽度的 所述覆盖点，保持所述第二表达式宽度的所述覆盖点的覆盖数据， 并且删除所述第一表达式宽度的所述覆盖点的覆盖数据。

8.根据权利要求1所述的方法，其中所述合并包括：

响应于所述第一覆盖日志具有按照第一面元定义的面元而所述 第二覆盖日志具有按照与所述第一面元定义不同的第二面元定义的 所述面元，则在所述合并之后保持按照所述第二面元定义的所述面 元的覆盖数据，并且删除所述第一面元定义的覆盖数据。

9.根据权利要求1所述的方法，其中所述合并包括：

响应于所述第一覆盖日志包括命名至少两个覆盖点标识符的、 交叉覆盖点的交叉覆盖点名称，而所述第二覆盖日志包括命名所述 至少两个覆盖点标识符的、交叉覆盖点的交叉覆盖点名称，则响应 于从所述第一覆盖日志删除至少一个已标识覆盖点的覆盖数据，删 除所述第一覆盖日志的所述交叉覆盖点的覆盖数据。

10.根据权利要求1所述的方法，其中所述合并包括：

响应于所述第一覆盖日志包括第一交叉覆盖点的用户定义的第 一交叉面元，而所述第二覆盖日志包括第二交叉覆盖点的用户定义 的第二交叉面元，所述第一交叉覆盖点和所述第二交叉覆盖点具有 相同名称，则尽管所述用户定义的第一交叉面元和所述用户定义的 第二交叉面元具有不同的定义，仍然保持所述用户定义的第一交叉 面元的覆盖数据和所述用户定义的第二交叉面元的覆盖数据。

11.根据权利要求1所述的方法，其中所述合并包括：

响应于所述第一覆盖日志包括第一交叉覆盖点的第一自动交叉 面元，而所述第二覆盖日志包括含有所述第一交叉覆盖点的所述自 动交叉面元的、用户定义的第二交叉面元，保持所述第二覆盖日志 的所述用户定义的第二交叉面元中的所述第一自动交叉面元的覆盖 数据。