[发明专利]全数字解调中并行插值位同步系统及同步方法

说明书

技术领域

本发明涉及数字通信领域，具体属于全数字解调器领域，是指一种并行数 字位同步的系统及方法。

背景技术

全数字解调是指整个解调过程都采用数字电路来处理的解调方式。在接收 端，模拟中频信号经过高速AD采样后，转换成数字信号，之后将该数字信号 送入数字电路，例如FPGA，然后由FPGA完成整个解调过程，具体包括数字 下变频、匹配滤波、插值位同步和载波同步等模块。由于整个解调过程都在 FPGA内部实现，因此全数字解调器具有可靠性高、灵活性大、体积小以及实 现硬件平台通用化等优点。

在全数字解调中，位同步的提取采用插值算法来实现的，目前关于该算法 的细节理论较少，具有较好参考价值的是Gardner等人在IEEE上发表的两篇 关于插值算法理论的文章，即F.M.Gardner发表的″Interpolation in digital modems-Part I：Fundamentals″和L.Erup，F.M.Gardner，and R.A.Harris 发表的″Interpolation in digital modems-Part II：implementation and performance″这两篇文章，并且是串行处理算法。然而，未来对解调器的处理 速度要求越来越高，串行处理的方式肯定无法满足实际的需求，因此必须采用 并行的处理方式来实现的。而对插值位同步来讲，串行的算法是不能直接应用 于并行结构的，故需要重新研究。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种全数字解调中 并行插值位同步系统及同步方法，处理速度快且可靠性高。

本发明同步系统的技术解决方案是：全数字解调中并行插值位同步系统， 包括：输入延迟模块、插值计算模块一、插值计算模块二、定时误差计算模块、 环路滤波模块、NCO模块和输出模块；

输入延迟模块，将输入的2路并行采样数据K1、K2分别依次延迟三个时 钟周期，得到K1_d1、K1_d2、K1_d3和K2_d1、K2_d2、K2_d3，将K1_d3、 K2_d3、K1_d2、K2_d2输入给插值计算模块一；将K1_d2、K2_d2、K1_d1、 K2_d1输入给插值计算模块二；

插值计算模块一，对接收的4个采样数据K1_d3、K2_d3、K1_d2、K2_d2 及NCO模块输入的代表符号最大点与前一采样点的间隔u_k进行插值处理，将 NCO模块输入的指示有效信号延迟至上述插值处理得到结果的时刻，并根据所 述的指示有效信号对插值处理结果进行抽取，得到符号的最大点，并将该符号 最大点输入给定时误差计算模块，同时将上述插值处理后的结果发送给输出模 块；

插值计算模块二，对接收的4个采样数据K1_d2、K2_d2、K1_d1、K2_d1 及NCO模块输入的代表符号最大点与前一采样点的间隔u_k进行插值处理，将 NCO模块输入的指示有效信号延迟至上述插值处理得到结果的时刻，并根据所 述的指示有效信号对插值处理结果进行抽取，得到符号的穿越点，并将该符号 穿越点输入给定时误差计算模块；

定时误差计算模块，根据接收到的符号最大点和穿越点计算定时误差，并 将定时误差发送给环路滤波模块；

环路滤波模块，将输入的定时误差信号滤除噪声并调整幅度后得到NCO 控制信号，并将该NCO控制信号发送给NCO模块；

NCO模块，根据接收的NCO控制信号，确定指示有效信号及代表符号最 大点与前一采样点的间隔u_k；将该指示有效信号发送给输出模块，将指示有效 信号和u_k发送给插值计算模块一、插值计算模块二；

输出模块，根据接收的NCO模块输入的指示有效信号对插值计算模块一 的输出进行抽取，输出符号最大点。

本发明同步方法的技术方案是：全数字解调中并行插值位同步方法，步骤 如下：

(1)将输入的2路并行采样数据K1、K2分别依次延迟三个时钟周期，得 到K1_d1、K1_d2、K1_d3和K2_d1、K2_d2、K2_d3；