[发明专利]基于FPGA的宽带数字下变频器

说明书

技术领域

本发明涉及一种数字接收机，更具体地涉及一种基于现场可编程门阵列(Field Programmable Gate Array，FPGA)的宽带数字下变频器。

背景技术

目前，软件无线电技术成为国内外军用、民用通信技术领域中研究的热点。其基本思路为：通过将模数转换器(Analog to Digital Convertor，ADC)从基带移到中频甚至射频，把接收到的信号尽早数字化。作为数字化进程中的一个关键部件，数字下变频器(Digital DownConvertor，DDC)在高速ADC和相对低速的数字信号处理(Digital Signal Processing，DSP)系统之间建立起一座桥梁，缓解它们速度不匹配的矛盾。DDC将接收到的数字化雷达中频信号正交解调成为两路正交的I、Q基带信号。

数字下变频算法分为两类：第一类是针对于正交采样的数字下变频算法；第二类是针对非正交采样的数字下变频算法。

模拟中频信号经过正交采样后，数字I、Q信号可以从中频数据流中分离出来。但是，分离出来的两路信号在采样时间上相差半个采样周期，因此还需要进一步处理，得到时间一致的两路正交I、Q信号。针对这个问题，国内外学者进行了大量的研究，提出了一系列方法，比较典型的有三种：Hilbert变换法、插值滤波法(数字乘积检波法)和低通滤波法。

Hilbert变换器实际上是90°移相器，通过对实信号进行Hilbert变换，可以获得该信号的正交分量。Hilbert变换法利用这个事实，对功分为两路中的一路数字中频信号进行Hilbert变换，然后与经过延时的另一路组合在一起，形成完备的I、Q信号，对它们进行抽取和移频即可得到I、Q信号(如图1所示)。

插值滤波器法先从时域对数字中频数据流进行奇偶抽取，得到相差半个采样周期的I、Q信号(假设I比Q超前)。为了保证两路的一致性，同时对它们进行延时内插，只不过d路延时内插3/4样本，Q路延时内插1/4样本。最终保证在3/4样本处，两路信号同时出现，实现I、Q信号的分离(如图2所示)。

低通滤波法首先将中频数字信号分别与NCO产生的两路正交本振相乘，得到两路信号。然后分别经过FIR低通滤波器和抽取单元，输出降低速率的两路基带信号I和Q(如图3所示)。

相对其他两种方法而言，低通滤波法的计算量最大，但是它适用于模拟信号的正交和非正交采样，因此应用反而最广泛。

如果信号是非正交采样，那么数字下变频算法只能用低通滤波法。目前通信领域提供的一些成熟的数字下变频器都是采用这种方法。不过由于在实现的过程中没有采用多相结构，因此能够实时解调的频率都比较低(小于150MHz)。因此，研究高效算法降低低通滤波法的运算量成为此算法能否得到广泛应用的关键。众所周知，对于先滤波后抽取处理的最有效方法是多相结构来实现。通过查新表明，几乎全部的高效数字下变频算法都是对数字输入信号进行D倍的抽取，然后每一个分支，进行复混频，然后低通滤波，最后抽取。由于混频和低通滤波放在抽取之后的低数据速率部分，因此降低了对系统硬件的要求。另外由于只处理了与输出有关的部分运算，相对于传统的算法而言，效率提高了D倍。不过这种算法也有缺点：不能够实现与后面的基带处理系统的带宽相匹配。如果保证不混迭的抽取因子D过大，则DSP比较轻闲；如果抽取过小，DSP的负担比较重。由于在处理的过程中，数字本振是复本振，因此后续的滤波器需要两个一样的滤波器，比较浪费FPGA的资源。在实际实现的时候，它需要3-4片高性能的FPGA来实现，其中第一片用来对数据进行抽取和混频；第二、三片用来实现多相滤波；最后一片进行数据融合和I、Q信号的输出。这种方式需要的硬件比较多，控制也比较麻烦。

综上所述，以上各种方法都有优缺点，具有一定的应用局限性。

发明内容

本发明的目的在于提供一种基于FPGA的宽带数字下变频器，以克服背景技术中提到的高效数字下变频算法的缺点，并且让数字下变频算法具有更广泛的通用性。

为实现上述目的，本发明提供的基于FPGA的宽带数字下变频器，由一片FPGA实现一路信号的数字下变频；FPGA内部包括数据抽取、多相滤波、内插、混频和基带输出功能模块；

多路并行数据进入FPGA后，首先对该多路并行数据进行抽取，抽取间隔D为大于1的正整数，由FPGA内部的数据抽取模块对抽取后输入的数据流进行重整，分到d个支路，d的取值为大于1的正整数；每个支路按照抽取因子D进行抽取；