[发明专利]基于流水线操作的相位因子结合电路

权利要求书

1.基于流水线操作的相位因子结合电路，其特征是它包括时钟单元(1)、选择信号产生单元(2)、四个乘法器、12个寄存器和累加器组ADD，其中所述12个寄存器分为三级，即：第一级寄存器组R1、第二级寄存器组R2和第三级寄存器组R3，每一级寄存器组有四个寄存器；累加器组ADD中有四个累加器ADD1、ADD2、ADD3、ADD4；

待处理数据同时分别与四路相位因子通过四个乘法器相乘，所述四个乘法器分别输出信号给第一级寄存器组R1的四个寄存器R11、R12、R13、R14，所述第一级寄存器组R1的四个寄存器R11、R12、R13、R14分别输出信号给第二级寄存器组R2的四个寄存器R21、R22、R23、R24，所述第二级寄存器组R2的四个寄存器R21、R22、R23、R24分别输出信号给第三级器存器R3的四个寄存器R31、R32、R33、R34，所述第三级寄存器组R3的四个寄存器R31、R32、R33、R34分别输出信号给累加器组ADD的四个累加器ADD1、ADD2、ADD3、ADD4；

时钟单元(1)输出时钟信号Clock给选择信号产生单元(2)，所述选择信号产生单元(2)输出三个路径选择信号，分别为：第一个路径选择信号Sel_0、第二个路径选择信号Sel_1和第三个路径选择信号Sel_2，其中第一个路径选择信号Sel_0用于控制第一级寄存器组R1与第二级寄存器组R2之间的信号传递路径；第二个路径选择信号Sel_1用于控制第二级寄存器组R2与第三级寄存器组R3之间的信号传递路径；第三个路径选择信号Sel_2用于控制第三级寄存器组R3与累加器组ADD之间的信号传递路径；

选择信号产生单元(2)的输入信号Clock与输出的三个路径选择信号之间的关系为：

当第一个路径选择信号Sel_0为0时，第一级寄存器组R1和第二级寄存器组R2之间为平行路径；当第一个路径选择信号Sel_0为1时，第一级寄存 器组R1和第二级寄存器组R2之间为交叉路径；当第二个路径选择信号Sel_1为0时，第二级寄存器组R2和第三级寄存器组R3之间为平行路径；当第二个路径选择信号Sel_1为1时，第二级寄存器组R2和第三级寄存器组R3之间为交叉路径；当第三个路径选择信号Sel_2为0时，第三级寄存器组R3和累加器组ADD之间为平行路径；当第三个路径选择信号Sel_2为1时，第三级寄存器组R3和累加器组ADD之间为交叉路径；

n为整数，且n＞0；

第一级寄存器组R1和第二级寄存器组R2之间为平行路径是指：第一级寄存器组R1中的第i个寄存器R1i输出信号给第二级寄存器组R2中的第i个寄存器R2i，i＝1，2，3，4；

第一级寄存器组R1和第二级寄存器组R2之间为交叉路径是指：第一级寄存器组R1中的第一个寄存器R11输出信号给第二级寄存器组R2中的第三个寄存器R23；第一级寄存器组R1中的第二个寄存器R12输出信号给第二级寄存器组R2中的第四个寄存器R24；第一级寄存器组R1中的第三个寄存器R13输出信号给第二级寄存器组R2中的第一个寄存器R21；第一级寄存器组R1中的第四个寄存器R14输出信号给第二级寄存器组R2中的第二个寄存器R22；

第二级寄存器组R2和第三级寄存器组R3之间为平行路径是指：第二级寄存器组R2中的第i个寄存器R2i输出信号给第三级寄存器组R3中的第i个寄存器R3i；

第二级寄存器组R2和第三级寄存器组R3之间为交叉路径是指：第二级寄存器组R2中的第一个寄存器R21输出信号给第三级寄存器组R3中的第四个寄存器R34；第二级寄存器组R2中的第二个寄存器R22输出信号给第三级寄存器组R3中的第一个寄存器R31；第二级寄存器组R2中的第三个寄存器R23输出信号给第三级寄存器组R3中的第二个寄存器R32；第二级寄存器组R2中的第四个寄存器R24输出信号给第三级寄存器组R3中的第三个寄存器R33；

第三级寄存器组R3和累加器组ADD之间为平行路径是指第三级寄存器组R3中的第i个寄存器R3i输出信号给第i个累加器ADDi； 

第三级寄存器组R3和累加器组ADD之间为交叉路径是指：第三级寄存器组R3中的第一个寄存器R31输出信号给第三个累加器ADD3；第三级寄存器组R3中的第二个寄存器R32输出信号给第四个累加器ADD4；第三级寄存器组R3中的第三个寄存器R33输出信号给第一个累加器ADD1；第三级寄存器组R3中的第四个寄存器R34输出信号给第二个累加器ADD2。

2.根据权利要求1所述的基于流水线操作的相位因子结合电路，其特征在于第i个累加器ADDi由加法器和累加器寄存器R4i组成，第三级寄存器组R3输出信号给累加器中的加法器，所述加法器将输入信号与累加器寄存器R4i的输出信号相加之后再输出给累加器寄存器R4i。