[发明专利]高速数据交换接口的数据缓存器及其数据缓存控制方法

说明书

技术领域

本发明属于数据通信技术领域，涉及数据缓存，特别是一种用于高速交换 接口的数据缓存器及其数据缓存控制方法，用于网络处理器与链路层设备的数据交 换。

背景技术

随着网络通信技术的发展，互联网的数据流量呈现几何级数的增长，网络带宽 从几年前的2Gbps已增长到现在的40Gbps，这对交换机和路由器数据处理能力的要 求越来越高，另外，为适应不同的工作环境和网络服务质量QoS的要求，还要求网 络交换设备具备更加灵活的可编程性和可扩展性，因此网络处理器由于兼具高灵活 性和高性能已经逐渐代替了传统的通用处理器和专用集成电路而广泛应用于网络交 换设备中。

图1为典型的网络处理器结构图，图1中的数据交换接口完成网络数据包的接 收和发送功能，在网络处理器转发数据包的过程中，数据包的接收和发送占据了大 量的时间，因此合理的设计数据交换接口部件可以有效的提高网络处理器的性能。 数据交换接口在包处理引擎和网络处理器外部的OSI低层次设备之间传递数据包。 一方面，包处理引擎通常工作在较高的频率以处理大量的数据包，而外部设备通常 以较低的频率运行；另一方面，网络数据包具有突发性的特点，所以数据交换接口 的一个重要的功能就是异步时钟域之间的数据缓冲。

目前用于异步时钟域数据接口的缓冲方法，主要是基于异步FIFO技术。异步 FIFO是采用双端口RAM，读写时钟分别位于不同的时钟域，按照先入先出的顺序 写入和读出数据。在面向网络数据包的缓冲时，异步FIFO结构存在以下缺陷：

1.FIFO缓冲器的数据存取严格按照先入先出的顺序，数据必须按照写入的顺 序被读出，而网络处理器通常采用多个并行处理核心或线程处理多个端口的数据包 转发，这种严格的顺序要求限制了并行处理系统面向多端口处理的灵活性；

2.FIFO的存储状态是半透明的，外界只能通过空满标志或者半满半空等信号 来获得FIFO的基本存储状态，且这些标志的产生需要很复杂的逻辑电路，诸如格 雷码转换、地址比较运算等。

3.网络处理器对网络数据包的处理通常以块传输的方式进行，比如执行一次接 收需要接收64字节的网络数据，这种块传输能够适应IP数据包的特点，而FIFO 的存取单位与RAM的数据宽度相同，一个数据存储单元只能是32位或64位这种 较小的长度，不利于支持块传输。

发明内容

本发明的目的在于针对传统的基于异步FIFO缓冲器的数据缓存在用于网络 处理器数据交换接口时存在的不足，提供一种高速数据交换接口的数据缓存器及其 数据缓存控制方法，以使得数据在缓存中的写入和读取具有较高的灵活性，更加适 用于多线程多处理器并行处理的要求和更好的支持多端口的数据交换，且在无需复 杂的空满标志产生逻辑的条件下实现存储状态的全透明，同时适应IP数据包的结构 特点和满足块传输的要求。

为实现上述目的，本发明提供的高速接口数据缓存器，包括：数据存储单元、 缓存读写控制单元、位宽转换单元，控制和状态寄存器单元，该缓存读写控制单元 与控制和状态寄存器单元双向连接，并向数据存储单元提供控制信号，该数据存储 单元的数据写入和读出通过位宽转换单元后连接到外部数据总线，其中：

数据存储单元，采用两块位宽为64比特的双端口静态随机存储器SRAM构 成，两块SRAM存储器分别作为接收缓存器和发送缓存器；

位宽转换单元，包括第一位宽转换模块，位于发送缓存器的数据写入端口， 用于将数据由内部总线的32位位宽转换为发送缓存器的64位位宽；第二位宽转换 模块，位于发送缓存器的数据读出端口，用于将数据由发送缓存器的64位位宽转换 为外部数据总线位宽；第三位宽转换模块，位于接收缓存器的数据读出端口，用于 将数据由接收缓存器的64位位宽转换为内部总线的32位位宽；第四位宽转换模块， 位于接收缓存器的数据写入端口，用于将数据由外部数据总线位宽转换为接收缓存 器的64位位宽。

控制状态寄存器单元，包括发送标志状态寄存器、接收控制寄存器和接收 状态寄存器，该发送标志状态寄存器用于存储发送缓存器各个单元的数据有效标志， 该接收控制寄存器用于接受包处理引擎的写接收缓存器指令，产生接收数据的控制 信息，该接收状态寄存器用于保存数据接收的状态信息。