[发明专利]用于设计使用自适应电压和调节优化的集成电路的系统和方法

说明书

临时申请的交叉引用

本申请涉及由Parker等人在2008年5月7日提交的题为“ANovel Paradigm for Optimizing Performance，Power，Area and/or Yield in Integrated Circuits”的美国临时申请Serial No.61/126,881，其与本发明共同受让并且通过引用合并于此。

技术领域

本发明通常涉及集成电路(IC)设计，更具体地，涉及用于设计使用自适应电压和调节优化(AVSO)的IC的系统和方法。

背景技术

电路设计人员使用电子设计自动化(EDA)工具，即一类计算机辅助设计(CAD)工具来设计电子电路并且绘制其布图，包括对电路操作进行仿真，确定单元(即包括例如晶体管的器件的逻辑元件)应被放置在什么位置以及将单元耦合在一起的互连应被布线在什么位置。EDA工具允许设计人员使用计算机构造电路并且对其性能进行仿真，并且不需要高成本和长时间的制造工艺。EDA工具对于设计现代的IC，特别是超大规模集成电路(VSLIC)而言是不可或缺的。出于该原因，EDA工具被广泛使用。

一种这样的EDA工具执行时序签收(timing signoff)。时序签收是IC设计流程中的最后的步骤之一并且确保新设计的电路中的信号传播速度(即延迟)使得电路将如预期的那样操作。传播通过电路过慢的信号引起了建立时间违反；传播通过电路过快的信号引起了保持时间违反。建立或保持时间违反破坏了电路的逻辑并且阻碍其执行设计要做的工作。

时序签收是在关于被称为“角(corner)”的预期变化的多个假设集合下通过高度准确的电路模型执行的。工艺-电压-温度(PVT)角基于关于IC彼此之间的器件操作、供电电压和操作温度的变化的假设。电阻-电容(R、C或RC)角基于关于IC彼此之间的互连电阻和电容之一或两者的变化的假设。常规的时序签收识别“慢”的PVT角(其中假设工艺变化产生相对慢的开关器件，并且供电电压和操作温度使得器件开关速度是其最慢的速度)和“最差”的RC角(其中假设工艺变化产生具有相对高的电阻和电容的互连)中的建立和保持时间违反。常规的时序签收还识别“快”的PVT角(其中假设工艺变化产生相对快的开关器件，并且供电电压和操作温度使得器件开关速度是其最快的速度)和“最好”的RC角(其中假设工艺变化产生具有相对低的电阻和电容的互连)中的保持时间违反。常规的签收时序还使用统计方法考虑芯片上变化(OCV)，其是在给定IC区域上发生的工艺变化。

节约包括能量的资源已变为现今世界的突出目的。IC的制造商对提高其产品的能量效率的需要是敏感的。自适应电压和调节优化(AVSO)是该整体策略的重要组成部分。AVSO的根本目的在于，应在不牺牲性能的情况下在最低的可能电压下向IC供电。使用AVSO的IC(AVSO IC)实时地确定信号传播速度并且调整供电电压，以确保信号传播速度保持为使得IC将如预期的那样操作。AVSO已证实其节约能量的能力，并且因此预期今后在未来的IC中将被广泛使用。

发明内容

为了解决以上讨论的现有技术的缺点，本发明的一个方面提供了用于设计电路的设计流程优化系统和方法。在一个实施例中，该系统包括：(1)PVT库数据库，配置为包含将构造电路的单元的器件的PVT特性的PVT库，以及(2)PVT库选择器，耦合到PVT库数据库并且配置为接收指示补充目的的选择并且通过从PVT库数据库中选择一个PVT库来响应该选择，时序签收工具随后使用来自该一个PVT库的至多两个角来执行关于电路的时序签收。

在另一实施例中，该系统包括：(1)PVT库数据库，配置为包含将构造AVSO IC的单元的器件的PVT特性以及R、C和RC特性中的选定的一个特性的PVT库；以及(2)PVT库选择器，耦合到PVT库数据库并且配置为接收指示补充目的的选择并且通过选择：(2a)快-低-额定(FLN)PVT库，如果补充目的是减少的功耗，(2b)典型-典型-额定(TTN)PVT库，如果补充目的是减少的功耗和减少的设计周期时间之间的折衷，以及(2c)慢-高-额定(SHN)PVT库，如果补充目的是减少的设计周期时间，来响应该选择，时序签收工具随后使用来自FLN、TTN和SHN库之一的至多两个角来执行关于AVSO IC的时序签收。