[发明专利]用于执行突发写操作的同步存储器装置和控制方法

说明书

优先权申明

本申请要求2007年7月19日递交的申请号为2007-187763的日本专 利申请的优先权。

技术领域

本发明涉及半导体器件和方法，尤其涉及一种同步存储器装置和用于 执行突发模式操作的控制方法。

背景技术

突发模式操作可在存储器装置中进行高速同步读和/或写操作。突发 模式操作包括以有序方式执行的多时钟序列。相对于同步存储器装置中的 突发写操作，开始操作和继续操作与时钟信号或同步信号同步执行。另一 方面，突发写操作中的退出操作由异步信号控制。例如，在闪存存储器中， 退出操作是由芯片激活信号由低电平切换为高电平的异步切换开始的。然 而，当突发写操作的退出操作与突发写操作的最后一个周期异步执行时， 写操作的最后一个周期就可能有过早结束的危险。为了防止突发写操作的 最后一个周期与退出操作重叠，需要将请求从突发写操作退出的控制信号 禁止一段固定的时间间隔，直到突发写操作完全完成为止。

然而，如果较高频率的同步信号的周期比保持时间长，就可能出现这 样的情况，即在从退出突发写操作直到进入下一个操作周期期间，必须提 供等待时间或等待周期。对这种情况所进行的修正，会使对突发模式操作 的控制变得更加复杂。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方 式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定 出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确 定所要求保护的技术方案的保护范围。

本发明的一个实施例是用于控制突发写操作的同步存储器装置，包括 用于与和突发写操作相关的时钟信号同步地缓冲请求退出突发写操作的第 一控制信号的第一缓冲电路，及用于响应由第一缓冲电路转发的第一控制 信号来执行复位的锁存电路，其中该复位触发了从突发写操作中退出。

本发明的另一个实施例是用于控制突发写操作的同步存储器装置，包 括用于与和突发操作相关的时钟信号同步地缓冲进入突发写操作的命令的 第一触发器电路，及用于与时钟信号同步地缓冲退出突发写操作的命令的 第二触发器电路。该装置进一步包括用于对由第二触发器电路转发的退出 命令进行解码的复位解码器，及用于响应由复位解码器转发的退出命令而 执行复位的锁存电路。

本发明的再一个实施例是用于控制突发写操作的同步存储器装置，包 括用于通过在与突发写操作相关的芯片激活信号和写激活信号间执行逻辑 操作而分别产生置位触发信号和复位触发信号的第一逻辑电路和第二逻辑 电路。该装置进一步包括用于与和突发写操作相关的时钟信号同步地缓冲 第二逻辑电路的复位触发信号的第一触发器电路，及用于与该时钟信号同 步地缓冲第一逻辑电路的置位触发信号的第二触发器电路。

将要进行详细描述的是，其他实施例涉及控制系统、方法和装置，用 于可与和突发操作相关的时钟信号同步地执行从突发写操作退出的操作的 同步存储器装置。它们使退出操作以及其他突发模式操作，例如开始操作、 继续操作等彼此保持同步。因此，突发写操作可以通过退出操作完成而不 会被中断，这是因为用于触发退出操作的命令与时钟信号同步进行处理。 相应地，该功能不需要像传统方式那样，通过使用复杂的控制方式将退出 操作禁止直到突发写操作的最后一个周期完成。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中 示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1是根据一个实施例的用于控制突发写操作的示例同步存储器装置 的电路图；

图2是根据一个实施例的请求与图1中的突发写操作相关的操作的输 入信号的状态表；

图3是根据一个实施例的与图1中的突发写操作相关的操作波形图；

图4是根据一个实施例的用于控制突发写操作的示例同步存储器装置 的电路图；

图5是根据一个实施例的用于控制突发写操作的示例同步存储器装置 的电路图；

图6是根据一个实施例的请求与图5中的突发写操作相关的操作的输 入信号的状态表；

图7是根据一个实施例的用于控制突发写操作的示例同步存储器装置 的电路图。