[发明专利]基于数学形态学的集成电路版图优化方法

说明书

技术领域

本发明涉及微电子技术领域，特别是一种集成电路的版图优化方法，可用于提高集成电路芯片的制造成品率。

背景技术

随着大规模集成电路VLSI技术进入到90nm和65nm技术节点工艺，随机缺陷引起的成品率损失越来越严重。由于在90纳米及以下的标准制造环境下，难以克服随机缺陷引起的成品率损失，因此依赖设计减少成品率损失的成品率设计成为提高成品率的有效方法。

在进行成品率设计时，要求在设计阶段，特别是版图设计阶段，考虑引起随机成品率损失的缺陷信息，并根据该信息改进设计，减少成品率损失。通常联系成品率损失和设计的关键参数是关键面积和缺陷密度，关键面积体现了设计版图对制造缺陷的敏感程度，缺陷密度则反映了缺陷在晶片上的空间分布特性。利用缺陷信息，即利用缺陷分布信息，改变版图布线以减少关键面积是版图优化的主要任务。

由于集成电路IC制造工艺中的真实缺陷轮廓是非规则形状，且在90纳米工艺下，缺陷在金属区域和空白区域的密度不同，因此，在版图优化设计时，应充分考虑缺陷的这种形状和分布特征。目前与缺陷分布有关的版图优化技术中，或者仅考虑规则的圆形缺陷形状、或者只考虑缺陷的空间粒径分布，使成品率设计即版图优化设计不够精确。为了获得精确的版图优化效果，迫切需要新的版图优化方法以改进缺陷引起的成品率损失。

发明的内容

本发明的目的在于克服已有方法的不足，提供一种基于数学形态学的集成电路版图优化方法，使版图优化设计更加切实可行和精确，为进一步提升成品率鉴定基础。

实现本发明目的技术方案是：对不同类型的随机缺陷使用不同的版图优化方法，具体过程如下：

a.将待优化的集成电路各层平面版图按线网编号；

b.对于平面版图上各线网对，提取由冗余物缺陷引起的短路带权关键面积；

c.对所提取的短路带权关键面积按递减顺序排序，并依据排序顺序依次对版图进行第一次优化，即改变版图的线网对间的距离，以减少短路带权关键面积；

d.对于平面版图上各线网，提取由丢失物缺陷引起的开路带权关键面积；

e.对于所提取的开路带权关键面积，按递减顺序排序，并依据排序结果依次对版图进行第二次优化，即加宽线网，使其开路带权关键面积减少；

f.重复过程b到e，直到优化完各层平面版图，获得满意的预测成品率。

上述的集成电路版图优化方法，其中步骤a所述的将待优化的集成电路各层平面版图按线网编号，按如下过程进行：

a1.将版图解码形成两色的多层平面版图；

a2.将各层平面版图转化为二值图；

a3.按列递增的顺序赋予二值图中各连通区域即线网以编号。

上述的集成电路版图优化方法，其中步骤b所述的提取由冗余物缺陷引起的短路带权关键面积，按如下过程进行：

b1对已标识的线网，确定各线网对的可视性；

b2.计算每一对可视线网对(N₁，N₂)的短路带权关键面积A_sss(N₁，N₂)为：