[发明专利]电压电平移位器电路

说明书

技术领域

本发明的实施例涉及电压电平移位器(shifter)电路。

背景技术

半导体存储设备应用广泛，典型的例子是电可擦除可编程只读存储器(EEPROM)，其可以使用不同的控制电压来执行写/读/擦除操作。

存储设备包括三个用于数据的写/读/擦除操作的电压端CG、RBL和TG，并且存储设备连接至将控制信号传输到电压端的控制电路。

为此，电压电平移位器电路用于接收控制电路的控制信号，选择性地将控制信号的电压移位为高电压电平，再将其传输到存储设备。

图1是电压电平移位器电路10的电路图。

参见图1，电压电平移位器电路10包括：功率电压端VPP，功率电压施加到该功率电压端VPP；输出端OUT，用于将输出信号传输到外部；以及使能端ENb和四个晶体管11、12、13、14，用于控制输出信号的电压。

第一晶体管11和第二晶体管12的源极连接至功率电压端VPP，第一晶体管11的栅极连接至第二晶体管12的漏极。

并且，第二晶体管12的栅极连接至第一晶体管11的漏极以形成耦合电路，并且第二晶体管12的漏极连接至输出端OUT和第四晶体管14的漏极。

第一晶体管11的漏极连接至第三晶体管13的漏极，并且第三晶体管13和第四晶体管14的源极连接至接地端。

第三晶体管13的栅极连接至使能端ENb和第四晶体管14的栅极，并且反相器15连接在第三晶体管13的栅极和第四晶体管14的栅极之间。

第一晶体管11和第二晶体管12为PMOS晶体管，并且第三晶体管13和第四晶体管14为NMOS晶体管。

电压电平移位器电路10的操作如下。

首先，当低电压VSS信号输入使能端ENb时，低电压信号施加到第三晶体管13的栅极，以断开第三晶体管13。

并且，施加到使能端ENb的低电压信号通过反相器15反相成高电压VDD信号，并且该高电压信号输入到第四晶体管14的栅极。因此，第四晶体管14开启，低电压信号通过第四晶体管14传输到输出端OUT。

此时，低电压信号输入到与输出端OUT连接的第一晶体管11的栅极，并且第一晶体管11开启。从而，高电压信号输入到与第一晶体管11的漏极连接的第二晶体管12的栅极。

当高电压信号输入到栅极时，第二晶体管12断开。

其次，当高电压信号输入到使能端ENb时，高电压信号施加到第三晶体管13的栅极，以开启第三晶体管13。

当第三晶体管13开启时，低电压信号输入到与第三晶体管13的漏极连接的第二晶体管12的栅极。

因此，第二晶体管12开启，并且高电压信号施加到与第二晶体管12的漏极连接的输出端OUT。

并且，高电压信号输入到与输出端OUT连接的第一晶体管11的栅极，并且第一晶体管11断开。因此，施加到使能端ENb的低电压信号通过反相器15反相成低电压信号，并且第四晶体管14断开。

然而，依据半导体设备的低功率和高集成度的趋势，使用了较低电压电平的使能信号。在这种情况下，即使施加高电压使能信号，但由于其电压电平低，也不可能满足使能晶体管开启操作的阈值电压。

例如，如果输入约5V电平的使能信号，且其电平降低到约1.5V电平，那么即使将1.5V电平的高电压信号输入到使能端ENb，第三晶体管13即NMOS晶体管也不能完全开启。

图2是当施加高电平(约5V)的使能信号a2时，电压电平移位器电路10的信号的仿真图。图3是当施加低电平(约1.5V)的使能信号c2时，电压电平移位器电路10的信号的仿真图。

在图2和图3的图形中，X轴表示时间轴，Y轴表示电压轴。并且，从图2和图3的上部起，第一图形(a1和c1)表示功率电压信号，第二图形(a2和c2)表示使能信号，第三图形(b1和d1)表示第一晶体管11的漏极信号，第四图形(b2和d2)表示输出信号。

参见图2，当施加高电平(约5V)的使能信号a2时，可以看出每个信号均被正常处理，如上所述。

例如，如果使能信号a2为高电压，则第一晶体管11的漏极信号b1为低电压，并且输出信号b2为高电压。

然而，参见图3，当施加低电压(约1.5V)的使能信号c2时，第一晶体管11不能正常运行。因此，可以看出输出信号d2的电压是不稳定的，且不受控制。

这导致了电压电平移位器电路10的操作可靠性降低。

发明内容