[发明专利]50%占空比时钟分频器电路和方法

说明书

相关申请的交叉参考

本申请公开了与在下列共同拥有共同未决的专利申请：“RATIO GRANULARITY CLOCK DIVIDER CIRCUIT AND METHOD”，提交于____；申 请号____(Docket No.200703378-1)，名为：Christopher Wilson 和Daniel Alan Berkram中公开的主题相关的主题，其在此引入作为 参考。

背景技术

对输入时钟信号的频率分频并生成具有较低频率的输出时钟信号 的电子电路通常被称为时钟分频器。时钟分频器可以用在多个应用场 合；这些应用的至少一些需要输出信号具有50％的占空比，其中脉冲 的持续时间是半脉冲周期。当以偶数整数而非以奇数整数对输入时钟 分频时，具有50％占空比的输出信号通常更容易生成。在分频器的选 择中可以提供更多灵活性的时钟分频器可以产生更大的能力以在新电 路中重用现存组分。

附图说明

图1例示了依据本发明的实施例的时钟分频器的概括示意图，该 时钟分频器可操作来生成具有50％占空比的信号；

图2描述了依据本发明的示例性实施例的时钟分频器的电路图， 该时钟分频器生成具有50％占空比的信号；

图3例示了与图2实施例相关的时序图，其中已挑选偶数分频因 子；

图4例示了与图2实施例相关的时序图，其中已挑选奇数分频因 子；以及

图5是依据本发明的实施例的流程图，该流程图与生成具有50％ 占空比的时钟信号的方法相关。

具体实施方式

参考各种例子描述了本发明公开内容的典型实施例，其中，在整 个说明和图的若干视图中使用了相似的标号以表示相似或相应的部 分，并且进一步其中，各种特征不必然按规定比例绘图。

参见图1，例示了依据本发明的实施例的时钟分频器100，该时钟 分频器100已被连接以生成具有50％占空比的信号。在此可以把时钟 分频器100视作两个电路部分——信号修改电路102和计数电路104。

如例示，信号修改电路102可以接收形成差分时钟信号的互补时 钟信号CLK1106和CLK2108，并且可以输出可变时钟信号110。可变 时钟信号110优选地可以以两种途径之一生成。在时钟分频器100的 至少一些使用中，信号修改电路102可以在这些信号被发送至计数电 路104之前修改CLK1106和CLK2108，在CLK1106和CLK2108的每 个第I周期中延长信号的一个相位，I为整数。在时钟分频器100的其 它使用中，信号修改电路102可以通过CLK1106，CLK2108的至少一 个而不修改，以形成可变时钟信号110。依据是否需要以奇数或偶数对 输入时钟进行分频，差分时钟信号可以是经修改的或未经修改，。在至 少一些实施例中，可变时钟信号110和已分频时钟信号DIVCLK112每 个可以包括两个互补信号，用同样的方式，差分输入时钟信号包括CLK1 106和CLK2108。

计数电路104可以包括接收例如可变时钟信号110的输入时钟信 号的体系结构，并生成具有50％占空比的已分频时钟信号，例如DIVCLK 112。计数电路104可以通过例如重复计数可变时钟信号110的周期来 操作。每一次计数电路104计数了I个周期，则切换输出信号DIVCLK112 的值，或者从高到低或者从低到高。用这种方式，每一次计数电路104 计数了I个周期，生成一个相位，即，DIVCLK 112的半个周期。当可 变时钟信号110与CLK1106或CLK2108相同，即，可变时钟信号110 的所有相位具有相同的持续时间时，DIVCLK112的频率可以与以2I分 频的CLK1或CLK2的频率相同。当修改CLK1/CLK2以形成可变时钟信 号110，即，在每I个周期中延长一个脉冲时，DIVCLK112的频率可 以与以(2I+1)分频的CLK1或CLK2的频率相同。