[发明专利]数字频率检测器和使用该数字频率检测器的数字锁相环

说明书

技术领域

与本发明一致的设备涉及一种数字频率检测器和使用该数字频率检测器的数字锁相环(PLL)。更具体地讲，与本发明一致的设备涉及一种用于在数字PLL或频率合成器中使用的数字频率检测器和使用该数字频率检测器的数字PLL。

背景技术

通常，PLL用于通过感测和控制可能在外围环境中发生的相位和频率的改变来获取具有固定相位和频率的输出信号。

图1是示意性地示出现有技术的PLL的结构的框图。

参照图1，PLL包括相位频率检测器(PFD)10、电荷泵30、环路滤波器50、压控振荡器(VCO)70和分频器90。

PFD 10对输入频率F_CC和从分频器90(将在后面描述)输出的频率进行比较，并输出对应于所述两个频率之差的脉冲串。

电荷泵30根据脉冲码对与从PFD 10输出的脉冲的宽度成比例的电流进行推挽。在上述将脉冲转换为电流的过程中，产生电流增益，从而对包括使PLL的输出稳定的锁定时间的PLL的性能施加大的影响。

环路滤波器50具有低通滤波器的结构，并且滤除在环路的操作期间产生的噪声。环路滤波器50通过改变使用电容器累积的电荷的量来改变VCO 70的控制端的电压。

VCO 70根据从环路滤波器50输出的电压输出作为高频的特定频率F_VCO。

分频器90对VCO 70的输出频率F_VCO分频以输出可与提供给PFD 10的输入频率F_CC相比较的频率。

如上所述，PLL是以模拟的形式处理频率的电路，如果电源电压降低，则模拟式电路对外部噪声具有高的敏感性。根据最近的半导体工艺，存在这样的发展趋势，即，在电源电压降低的同时，晶体管的速度增加。因此，现在在数字域中设计过去在模拟域设计的电路。

该趋势也出现在PLL领域。在实现数字PLL时，最大的问题是：在将从VCO输出的高频信号转换为数字信号的情况下，数字PLL的精度降低。该问题不仅出现在数字PLL中，而且也出现在在数字域中设计的频率合成器等中。

发明内容

本发明的示例性实施例克服上述缺点以及上面没有描述的缺点。此外，本发明不需要克服上述缺点，本发明的示例性实施例可不克服上述任何问题。

本发明提供一种数字频率检测器以及使用该数字频率检测器的数字PLL，该数字频率检测器能够检测高频信号的频率作为具有高精度的数字信号，以在数字域中设计过去在模拟域中设计的电路时提高数字电路的性能。

根据本发明的一方面，提供一种数字频率检测器，所述数字频率检测器包括：第一转换单元，使用在第一频率的高电平时间段操作的第一环形振荡器将第一频率输出为数字式的第一频率信息；第二转换单元，使用在第二频率的高电平时间段操作的第二环形振荡器将第二频率输出为数字式的第二频率信息；运算单元，通过计算第一频率信息与第二频率信息的比率来输出第一频率的数字频率。

数字式的第一频率信息和第二频率信息可以是小数频率信息与整数频率信息相加在一起的信息。

第二频率可以通过石英产生，并且可以是大小能够被得知的频率。

第一环形振荡器和第二环形振荡器可以以相同的频率操作。

第一环形振荡器既可以包括作为延时单元的NAND门和偶数个反相器，也可以被实现为差分式振荡器。

第一转换单元可包括：第一锁存器单元，临时存储在第一频率的下降沿通过各个延时单元的信号的状态，并输出状态信号作为第一环形振荡器的延时信息，第一锁存器单元包括多个锁存器，所述多个锁存器的数量对应于在第一环形振荡器中设置的延时单元的数量；第一边缘检测单元，检测使所述延时信息的状态从“1”改变为“0”的延时单元；第一编码器单元，将通过第一边缘检测单元检测到的延时单元的位置编码为二进制信息，并输出编码的信号作为第一环形振荡器的小数频率信息；第一计数器单元，对第一环形振荡器的周期计数，并输出计数值作为整数频率信息；第一加法单元，输出通过将所述小数频率信息与所述整数频率信息相加获得的第一频率信息。

第一计数器单元可以对从第一频率的上升沿到下降沿从第一环形振荡器输出的时钟信号计数，并输出计数值作为整数频率信息。