[发明专利]具备地址转换存储器访问机构的半导体装置

说明书

技术领域

本发明涉及具备CPU(Central Processing Unit)和存储器的系统，尤其涉及向存储器传输数据的技术。

背景技术

在以往的具有CPU和存储器的系统中，是存储器访问的高速化无法赶上CPU的高速化的状况。因此，为了提高存储器访问性能，一般采取高速缓冲存储器方式。该高速缓冲存储器近几年不仅采取1级高速缓冲存储器(level 1 cache)，还采用2级高速缓冲存储器，进一步采用3级高速缓冲存储器。

图1是与现有技术的存储器访问相关的框图。图1的系统具备第一及第二半导体装置100、200。第一半导体装置100具有CPU10、2级高速缓冲存储器20和实际存储器(real memory)30。2级高速缓冲存储器20具有高速缓冲存储器21、控制电路22。第二半导体装置200具有实际存储器40。CPU10经由2级高速缓冲存储器20，与两个实际存储器30、40连接。

进而，对于实际物理存储器空间以外的存储器空间而言，也采用称为虚拟存储器的技术，以便可以由软件来使用。此时，在CPU内部，具有将由软件指定的虚设地址转换为实际物理地址的功能，使用该功能可以对实际物理存储器进行访问。通常在实际物理存储器空间存在容量的限制，虚拟存储器的技术在可以大大展现可从软件访问的存储器空间的方面是非常有用的。再有，如上所述，由于实际物理存储器中存在容量的限制，故在每次需要软件时，通过对应当存放于实际物理存储器中的数据或软件进行动态分配，从而可以有效使用较少的实际物理存储器。

再有，在采用了之前所述的高速缓冲存储器方式的情况下，通过将暂时访问的存储器数据取入到高速缓冲存储器内，从而在接下来对相同地址进行访问的情况下无需访问存储器，而通过对高速缓冲存储器进行访问来使提高存储器性能。

这样，在采用了CPU的系统中，存储器访问容易成为瓶颈，提高存储器访问性能变得非常重要。

还有，在对高速缓冲存储器或存储器进行写访问时，通过具备数据覆写功能，从而可以实施写访问的高速化。写入数据在2级高速缓冲存储器的控制电路内部暂时被取入写入缓冲器内。若具备数据覆写功能的写入缓冲器发生向与以前被写入并仍残留于写入缓冲器内的写入数据相同的地址组、例如相同高速缓冲存储器线上的地址进行写访问的情况，则在写入缓冲器内进行覆写。由此，在不具备数据覆写功能的写入缓冲器内，不会覆写各个写访问，每次都在高速缓冲存储器或存储器中发生写访问，但在具备数据覆写功能的写入缓冲器内减少了写访问自身的访问次数，而且通过将一个高速缓冲存储器的写访问作为单一的业务(transaction)来处理，从而能够进行高速的写访问(参照非专利文献1)。

【非专利文献1】ARM公司L220 Cache Controller Revision rlp4Technical Reference Manual，因特网<http://www.arm.com/pdfs/DDI0329G_1220_rlp4_cc_trm.pdf>

在如上所述采用了高速缓冲存储器的半导体装置中，可以减少对存储器的访问，可以高速地动作。但是将图像数据等输出到液晶画面等外部显示装置的情况下，需要将数据存留在存储器等的帧缓冲器中，而不是存留在高速缓冲存储器中。此时，在装载了2级高速缓冲存储器的半导体装置中，必须向存储器传输数据，而不使用2级高速缓冲存储。

再有，在使用存储器的CPU以外的主功能块与CPU之间有时共用存储器上的数据。此时，通常不使用高速缓冲功能，而是通过将来自CPU的写入数据直接写入存储器，从而保持与主功能块的数据的一致性(coherency)。

此时，即使在不使用2级高速缓冲存储器的情况下，写入数据也需要通过2级高速缓冲存储器的控制电路，对这部分存储器的访问需要多余的时钟循环数。

再有，在2级高速缓冲存储器的控制电路中追加上述的数据覆写功能，会导致2级高速缓冲存储器的控制电路的逻辑复杂化，难以使2级高速缓冲存储器的时钟高速化。还有，相反为了提高2级高速缓冲存储器的控制电路的动作频率，通过插入双稳态多谐振荡器，从而会使对存储器的访问等待时间(access latency)增加，因此无论如何都会使存储器访问性能降低。

这样，即使根据软件的数据处理内容追加了各种各样的存储器访问功能，也会使控制逻辑复杂化，结果无法提高存储器访问性能。

发明内容

本发明为了解决上述课题，采取以下手段。