[发明专利]TFT SAS存储单元结构

说明书

技术领域

本发明涉及集成电路，及制造半导体器件的方法。更具体地，本发明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明已经应用于薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构，和用于制造该单元结构和形成三维的(3D)阵列的方法。但是应认识到本发明具有更宽的应用范围。例如，本发明可以应用于具有多晶硅控制栅极和作为存储元件的氧化铝电荷捕获层的各种器件，比如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件等。

背景技术

集成电路或“IC”已经从在硅单片上制造的少量互连器件发展到几百万个器件。现在的IC具有远超过原来设想的性能和复杂性。为了实现复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)的改进，亦称为器件“几何尺寸”的最小器件特征的尺寸随每代IC也变得越来越小。现在制造的半导体器件具有横断面小于1/4微米的特征。

增加电路密度不仅改善IC的复杂性和性能，而且为消费者提供较低成本的部件。IC制造设备可花费数亿，或甚至数十亿美元。各个制造设备将具有一定的晶片生产能力，并且各个晶片会在其上具有若干IC。因此，通过使得IC的单个器件更小，可以在各个晶片上制造更多器件，因此增加制造设备的产出。使器件更小非常具有挑战性，这是因为IC制造中使用的每个工艺具有限制。即，给定工艺通常仅能加工小至一定的特征尺寸，然后需要改变工艺或器件布局。

在过去，减小储存器件已经为挑战性任务。举例来说，对于非易失性存储器件，由于不能减小存储单元尺寸同时不降低每单位面积的存储量，因而阻碍了高密度存储器的发展。过去，已经开发了各种的常规方法用于具有减小尺寸的存储单元结构。不幸地，这些常规方法往往存在不足。

从上可知，需要改善的器件设计和处理半导体器件的技术，特别是3D存储单元结构。

发明内容

本发明涉及集成电路及制造半导体器件的方法。更特别地，本发明提供制造具有存储单元的半导体器件的方法。仅仅作为举例，本发明已经应用于薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构，和用于制造该单元结构和形成三维阵列的方法。但是应认识到本发明具有更宽的应用范围。例如，本发明可以应用于具有多晶硅控制栅极和作为存储元件的氧化铝电荷捕获层的各种器件，比如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件等。

在一个具体的实施方案中，本发明提供一种制造薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构的方法。该方法包括提供衬底、在衬底上形成第一绝缘层和在所述第一绝缘层上形成一个或多个源极或漏极区。一个或多个源极或漏极区的每个与第一表面相联，并包括N⁺多晶硅层、势垒层(barrier layer)和导电层。所述N⁺多晶硅层在覆盖所述导电层的所述势垒层上。第一表面由N⁺多晶硅组成。另外，该方法包括在所述第一绝缘层上形成第二绝缘层。第二绝缘层和与第一表面基本共面的第二表面相联。该方法另外包括形成覆盖第一表面和第二表面的P^-多晶硅层。该P^-多晶硅层能够形成从源极区到漏极区的沟道。此外，所述方法包括形成覆盖所述P^-多晶硅层的氧化铝层、形成覆盖所述氧化铝层的P⁺多晶硅层和通过图案化所述P⁺多晶硅层形成至少一个控制栅极。

在另一个具体的实施方案中，本发明提供一种具有薄膜晶体管(TFT)硅-氧化铝-硅(SAS)存储单元结构的器件。该器件包括衬底和在该衬底上的介电层。介电层与第一表面相联。该器件另外包括嵌入该介电层的一个或多个源极或漏极区。一个或多个源极或漏极区的每个包括N⁺多晶硅层、扩散势垒层和导电层。该N⁺多晶硅层位于覆盖导电层的扩散势垒层上。该N⁺多晶硅层具有与第一表面基本共面的第二表面。另外，该器件包括覆盖第一表面和第二表面的P^-多晶硅层。此外，所述方法包括在所述P^-多晶硅层上的氧化铝层、在所述氧化铝层上的P⁺多晶硅层和通过图案化P⁺多晶硅层制造的至少一个控制栅极。