[发明专利]一种可减小漏电流的MOS管制造方法

说明书

技术领域

本发明涉及MOS管制造工艺，特别涉及一种可减小漏电流的MOS管制造方法。

背景技术

在半导体器件微型化、高密度化、高速化、高可靠化和系统集成化等需求的推动下，半导体器件的最小特征尺寸也从最初的1毫米发展到现在的90纳米或65纳米，并且在未来的几年内将会进入45纳米及其以下结点的时代，若不改变半导体器件的组成成分和结构，仅单纯的按比例缩小半导体器件会因其漏电过大而变得不可行，所以半导体器件在按比例缩小的同时会改变一些构件的成分或结构来减小漏电。

例如，当半导体器件的最小特征尺寸进入65纳米的结点时，在进行金属氧化物半导体场效应晶体管(MOSFET，简称为MOS管)栅极的制作步骤时，为提高MOS管的器件性能，会在沉积多晶硅或非晶硅薄膜后，还通过离子注入工艺对该薄膜进行预掺杂(pre-doping)，之后再刻蚀形成MOS管的栅极。该些被掺杂过的栅极可有效提高MOS管的器件性能，但其却没有现有技术中未进行掺杂的栅极致密。现有技术的MOS管制程在未进行掺杂的栅极制成后，还会在该栅极上沉积隔离介质层(通常为氧化硅)和侧墙介质层(通常为氮化硅)，然后刻蚀侧墙介质层形成栅极侧墙，之后去除隔离介质层，最后进行源漏极离子注入工艺形成源漏极。

但是在进行注入剂量和注入能量都较高的源漏极离子注入工艺时其会在该掺杂过的栅极表面上产生损伤，部分离子还会穿透栅极进入栅极氧化层甚至硅衬底，该些表面损伤及穿透栅极的离子会从而导致MOS管性能的劣化，例如结电容和漏电流增大，因NMOS管的源漏极离子注入工艺的注入杂质磷或砷的直径较大而使栅极更不致密，故其电性能的劣化更加明显。

因此，如何提供一种可减小漏电流的MOS管制造方法以避免源漏注入工艺中高能量和高剂量的离子在栅极上形成表面损伤或穿透栅极进入栅氧化层或硅衬底，从而大大减小MOS管的漏电流，有效提高MOS管的电性能，已成为业界亟待解决的技术问题。

发明内容

本发明的目的在于提供一种可减小漏电流的MOS管制造方法，其可避免注入剂量和注入能量都较高的源漏极离子注入工艺损伤栅极表面或穿透栅极而使MOS管漏电流增大，可有效改善MOS管的电性能。

为实现上述目的，本发明提供一种可减小漏电流的MOS管制造方法，该MOS管制作在已制成导电阱和场隔离区的硅衬底上，该MOS管制作方法包括以下步骤：a、在硅衬底上制作栅极；b、在栅极上沉积隔离介质层；c、在隔离介质层上沉积侧墙介质层；d、对侧墙介质层进行刻蚀工艺形成栅极侧墙；e、进行源漏离子注入工艺形成源漏极；f、去除未被栅极侧墙遮蔽的隔离介质层。

在上述的可减小漏电流的MOS管制造方法中，该隔离介质层为氧化硅，其通过化学气相沉积工艺制成，其厚度范围为10到100埃。

在上述的可减小漏电流的MOS管制造方法中，该侧墙介质层为氮化硅，其通过低压化学气相淀积工艺制成，其厚度范围为100至500埃。

在上述的可减小漏电流的MOS管制造方法中，该MOS管为NMOS或PMOS。

在上述的可减小漏电流的MOS管制造方法中，在步骤e中，该源漏离子注入工艺的注入剂量的数量级为10¹⁵离子/平方厘米。

在上述的可减小漏电流的MOS管制造方法中，步骤a包括以下步骤：a1、在硅衬底上沉积栅极氧化层；a2、沉积多晶硅或非晶硅层；a3、进行离子注入；a4、通过刻蚀工艺形成栅极。

在上述的可减小漏电流的MOS管制造方法中，在步骤a3中，该离子注入的注入剂量的数量级为10¹³离子/平方厘米。

在上述的可减小漏电流的MOS管制造方法中，在步骤f中，通过干法刻蚀工艺去除该未被栅极侧墙遮蔽的隔离介质层。

与现有技术将栅极直接暴露在较高能量和注入剂量的源漏离子注入工艺相比，本发明的可减小漏电流的MOS管制造方法在完成去除源漏离子注入工艺后再去除覆盖在栅极上的隔离介质层，从而避免了源漏离子注入工艺的注入离子损伤栅极表面，并可减小穿过栅极的离子数量，如此可大大减小MOS管栅极的漏电流，有效改善了MOS管的电性能。

附图说明

本发明的可减小漏电流的MOS管制造方法由以下的实施例及附图给出。

图1为本发明的可减小漏电流的MOS管制造方法的流程图；

图2为完成图1中步骤S10后的MOS管的剖视图；

图3为完成图1中步骤S11后的MOS管的剖视图；

图4为完成图1中步骤S12后的MOS管的剖视图；