[发明专利]用于低k或者超低k级间电介质图案转移的结构和方法

说明书

技术领域

本发明主要地涉及如国际半导体技术发展蓝图(International Technology Roadmap for Semiconductor，ITRS)所致力于的亚60nm 代半导体器件中的互连图案的形成，该亚60nm代半导体器件包括 45nm节点、33nm节点和22nm节点的器件。更具体而言，本发明涉 及图案化光刻抗蚀剂以及将抗蚀剂图案转移到硬掩模叠层、然后转 移到低k(即具有范围从约2.2到约3.5的介电常数k)或者超低k (即具有2.4以下的介电常数k)级间电介质结构以便在上述尺度内 形成至少一个互连图案。

背景技术

在常规的互连图案形成工艺中，首先将硬掩模层形成于其中将 要形成互连图案的ILD层之上，然后将对光子束或者电子束敏感的 抗蚀剂层涂覆于硬掩模层的顶部上。利用光学光刻 (photolithography)或者电子束光刻来使抗蚀剂层成像，继而将光 刻图像显影成抗蚀剂层中的对应图案。由于有机抗蚀剂层在图像显 影过程中的可破坏性，所以抗蚀剂图案的纵横比(即抗蚀剂图案的 厚度或者高度与它的宽度之比)需要不大于约2:1。例如，对于60nm 抗蚀剂特征，最大抗蚀剂层厚度约为120nm。抗蚀剂图案的更高纵 横比是后续图案转移所需要的，即更厚的抗蚀剂层为下覆层中的掩 蔽区域提供更多保护，但是它会在图像显影过程中造成抗蚀剂层中 所不希望的破坏。

从抗蚀剂层到ILD层的图案转移通常涉及到两个步骤。首先， 图案从抗蚀剂层转移到硬掩模层中。硬掩模层执行双重功能，即一 方面它维持或者增强将要转移的图案的纵横比而另一方面它为金属 布线的后续化学机械抛光(CMP)形成停止层。接着将图案从硬掩 模图案转移到ILD层中。

在图案转移工艺过程中利用硬掩模层是因为有机抗蚀剂材料不 适合于通过RIE将图像直接转移到ILD层中。因此，通过在与抗蚀 剂处理兼容的化学环境中将图案首先从抗蚀剂层转移到硬掩模层， 与抗蚀剂处理不兼容的专门选择的化学物可以后续用于图案化ILD 层，从而实现金属布线更好的图像分布和改善的纵横比。

随着互补金属氧化物半导体(CMOS)器件从90nm节点和65nm 节点持续缩放到45nm节点和更小节点，整体互连尺度相应地从 105nm和80nm缩减到60nm和更小。整体尺度减少对抗蚀剂图案的 尺度施加明显限制。

一方面，半导体器件的整体尺度减小不仅造成互连图案的线宽 减少而且造成在这样的互连图案之间的线间距减少。对于正性抗蚀 剂，抗蚀剂图案的宽度取决于在将要形成的互连图案之间的线间距。 因此，半导体器件的整体尺度减少造成抗蚀剂图案的宽度减小。然 而如上文提到的那样，抗蚀剂图案的纵横比(即抗蚀剂图案的厚度 或者高度与它的宽度之比)需要维持在不大于约2:1，以便在图像显 影过程中防止抗蚀剂图像破坏。因此，抗蚀剂厚度需要在亚60nm节 点器件中对应地减少以便防止抗蚀剂层中的结构破坏。

另一方面，图案化的抗蚀剂层必须具有充足厚度以便为下覆电 介质层提供有效掩避并且防止下覆电介质层的掩蔽区域在后续图案 转移过程中受损。通常，下覆电介质层越厚，图案转移工艺所需时 间越久而图案化的抗蚀剂必须越厚。

然而，互连缩放有数个不可缩放因素增加了一个或者多个下覆 电介质层的厚度。例如，在CMOS器件结构中不同层的级间电介质 (ILD)材料通常被级间盖层所覆盖。这些级间盖层用以维持ILD层 的结构、处理和环境的整体性，并且它们各自具有不可缩放的范围 从约300到约500的层厚度。对于另一例子，在各ILD层中的金 属布线通常形成于如下金属衬垫之上，该金属衬垫提供在金属布线 与ILD表面之间的良好粘合并且防止金属布线氧化而且避免金属离 子扩散到ILD材料中。金属衬垫具有也不可缩放的范围从约100到约200的层厚度。对于又一例子，在各ILD层中的金属布线需 要由如下互连盖层来覆盖，该互连盖层用以密封金属布线的顶表面 并且同时形成用于其上后续沉积附加层的底层。互连盖层通常具有 也不可缩放的范围从约300到约500的层厚度。上文所述这样的 不可缩放因素明显限制下覆电介质层深度的可能减少。为了抗蚀剂 图案成功转移到这样相对厚的下覆电介质层上，图案化的抗蚀剂必 须具有充足厚度以经受延长的图案化转移工艺并且保护下覆电介质 层的掩蔽区域。