[发明专利]简化的间距加倍工艺流程

说明书

技术领域

本发明一般来说涉及集成电路制造，且更具体地说，涉及用于形成双倍间距集成电路特征的简化工艺。

背景技术

随着对现代电子装置的便携性、计算能力、存储器容量和能量效率的需求的增长，集成电路正不断地变小。因此，集成电路构成特征(例如，电气装置和互连线宽度)的大小也在不断地减小。特征大小减小的趋势在例如动态随机存取存储器(dynamicrandom access memory，“DRAM”)、快闪存储器、非易失性存储器、静态随机存取存储器(“static random access memory，SRAM”)、铁电(ferroelectric，“FE”)存储器、逻辑门阵列等存储器电路或装置中是明显的。

举例来说，DRAM通常包含数百万个相同的电路元件，所述电路元件被称为存储器单元。典型的存储器单元由两个电气装置组成：存储电容器和存取场效应晶体管。每一存储器单元为可存储一个二进制数字(“位”)数据的可寻址位置。可通过晶体管将位写入到存储器单元，且通过感测存储电容器的参考电极上的电荷来读取所述位。通过减小这些构成电气装置和将其互连的导线的大小，并入有存储器单元的存储器装置的大小可同样被减小。以类似方式，可通过将更多存储器单元安装到存储器装置中来增加这些装置的存储容量。

作为另一实例，快闪存储器(例如，电可擦除可编程只读存储器或“EEPROM”)是通常以区块为单位而非一次一个字节地擦除和重新编程的一类存储器。典型的快闪存储器包含存储器阵列，所述存储器阵列包括大量存储器单元。存储器单元包括能够容纳电荷的浮栅场效应晶体管。存储器单元中的数据由浮动栅极上电荷的存在或不存在来确定。通常将所述单元分组成被称作“擦除区块”的部分。通常将快闪存储器阵列的存储器单元布置成“或非”结构(在其中，每一存储器单元直接耦合到位线)或“与非”结构(在其中，存储器单元耦合成单元“串”，使得每一单元间接地耦合到位线，且为了存取需要激活串中的其它单元)。可通过对浮动栅极进行充电来在随机基础上对擦除区块内的存储器单元进行电编程。可通过区块擦除操作将电荷从浮动栅极移除，其中在单次操作中擦除所述擦除区块中的所有浮动栅极存储器单元。

如从此处所提供的实例明显看出，存储器装置通常包括电气装置和用于使所述电气装置互连的导体的较大图案或阵列。将此图案的“间距”界定为图案中两个相邻特征中的相同点之间的距离。这些特征通常由例如绝缘体或导体的材料中的开口界定，且彼此由例如绝缘体或导体的材料间隔开。因此，间距可被理解为特征的宽度和使所述特征与相邻特征隔开的间隔的宽度的总和。

发明内容

在本发明的一个实施例中，一种用于制造半导体装置的方法包含对光致抗蚀剂材料层进行图案化以形成多个心轴。所述方法进一步包含使用原子层沉积技术来将氧化物材料沉积到所述多个心轴上。所述方法进一步包含从暴露的水平表面各向异性地蚀刻所述氧化物材料。所述方法进一步包含相对于所述氧化物材料而选择性地蚀刻光致抗蚀剂材料，从而形成多个氧化物间隔物。

在本发明的另一实施例中，一种形成存储器装置的方法包含在衬底上形成多个心轴。所述心轴由衬底的暴露部分隔开。所述方法进一步包含使用在小于约100℃的温度下进行的原子层沉积技术来在心轴上且在衬底的暴露部分上沉积间隔物材料。所述方法进一步包含从(a)所述多个心轴的暴露水平表面和(b)衬底的暴露部分各向异性地蚀刻间隔物材料。将间隔物材料保留在所述多个心轴的垂直侧壁上。

在本发明的另一实施例中，一种形成集成电路的方法包含在硬掩模层上形成多个心轴。所述心轴包含感光材料。所述方法进一步包含使用原子层沉积技术来沉积间隔物材料。间隔物材料覆盖所述多个心轴。所述方法进一步包含从水平表面各向异性地蚀刻间隔物材料，从而使感光材料暴露。所述方法进一步包含在各向异性地蚀刻间隔物材料之后移除暴露的感光材料，从而在硬掩模层上留下间隔物图案。所述方法进一步包含将所述间隔物图案转印到硬掩模层。所述方法进一步包含从硬掩模层蚀刻间隔物图案。

在本发明的另一实施例中，一种集成电路制造方法包含使用微影技术来在硬掩模层上界定多个狭长心轴。所述心轴包含光致抗蚀剂材料。所述方法进一步包含在心轴周围形成间隔物图案。所述间隔物图案的间距小于微影技术的最小可分辨间距。间隔物图案由氧化物材料形成。在小于约100℃的温度下使用原子层沉积技术来沉积所述间隔物图案。