[发明专利]用于迁移稳定性和速度的单应力衬里

说明书

技术领域

本发明通常涉及到半导体器件，更具体而言，涉及施加单应力衬里以提供稳定的迁移和/或速度。

背景技术

公知将应力施加到一些半导体器件例如场效应晶体管(FET)以改善其性能。当沿纵向方向(即，沿电流流动的方向)施加时，公知拉伸应力将会改善电子迁移率(或n沟道FET(NFET)的驱动电流)，同时公知压缩应力会改善空穴迁移率(或p沟道FET(PFET)的驱动电流)。一种将这样的应力施加到FET的方法为使用本征-应力阻挡层氮化硅衬里。例如，可以使用拉伸应力氮化硅衬里在NFET沟道内产生拉伸，同时可以使用压缩应力氮化硅衬里在PFET沟道内产生压缩。因此，典型地使用双重/混合衬里方案在邻近的NFET和PFET中引入希望的应力。

形成双重/混合衬里方案的一个困难是在两个衬里之间需要明晰的接合区域，其在按比例缩小的布局中通常非常难以获得。与双重/混合衬里相关的另一困难是在布局附近设置接触。与双重/混合衬里相关的另一个困难是在衬里边界附近设置接触。具体而言，在许多器件中NFET和PFET之间的间距太小，由于不规则的轮廓，以至于无法邻近接合区域设置接触。例如，将连接到多晶硅导体层的接触是必要的。在一些情况下，无法形成可靠的接触。在另一些情况下，可以调整结构来设置接触远离衬里边界。然而，对于后面的情况，该结构依然会导致器件内具有不明确的应力。在衬里边界周围，PFET获得部分的拉伸应力或NFET获得部分的压缩应力。

特别对于静态随机存取存储器(SRAM)单元，使用双重/混合应力衬里的另一个困难是保持稳定性。具体而言，SRAM的持续小型化已经导致了不稳定性，这使得减慢其中使用了高阈值电压(HVT)注入的NFET成为必要。

鉴于上述，在本领域中需要将应力施加到某些半导体器件而不具有上述问题。

发明内容

在不同类型的半导体器件之上施加单应力衬里。单应力衬里通过消除结合区域可以避免双重/混合应力衬里方案的问题。单应力衬里可以是拉伸的或压缩的。在一个实施例中，半导体器件包括具有多个NFET和PFET的静态随机存取存储器(SRAM)单元。在该情况下，在一个实施例中，压缩衬里被设置在SRAM单元之上，这通常对于其中的NFET是不理想的，但是因为SRAM的持续小型化典型地需要减慢SRAM单元的NFET以保持稳定性，因此对于SRAM单元是理想的。对于SRAM单元需要提高速度的情况，可以实施单拉伸应力衬里而通过其他方法保持稳定性。

本发明的第一方面提供了一种静态随机存取存储器(SRAM)单元，其包括：多个n型场效应晶体管(NFET)；多个p型场效应晶体管(PFET)；以及在所述多个NFET和PFET之上施加的单应力衬里。

本发明的第二方面提供了一种稳定包括多个n型场效应晶体管(NFET)和多个p型场效应晶体管(PFET)的静态随机存取存储器(SRAM)单元的方法，所述方法包括以下步骤：提供所述SRAM单元；在所述多个NFET和所述多个PFET之上形成单压缩应力衬里。

本发明的第三方面提供了一种增加包括多个n型场效应晶体管(NFET)和多个p型场效应晶体管(PFET)的静态随机存取存储器(SRAM)单元的速度的方法，所述方法包括以下步骤：提供所述SRAM单元；以及在所述多个NFET和所述多个PFET之上形成单拉伸应力衬里。

本发明的第四方面提供了一种半导体器件，其包括：多个n型场效应晶体管(NFET)；多个p型场效应晶体管(PFET)；以及在所述多个NFET和所述多个PFET之上施加的单应力衬里。

设计本发明示例性的方面来解决这里描述的问题和本领域的技术人员可发现的而未讨论的其他问题。

附图说明

通过下列本发明的各种方面的详细描述并结合图示了本发明的各种实施例的附图，将可以更好地理解本发明的这些和其他特征，其中：

图1是根据本发明的半导体器件的一个实施例的平面视图；

图2是图1的半导体器件的一个实施例的简化侧视图；

图3-5是可从本发明的教导获益的常规可选的半导体器件的平面视图；以及

图6是示出了示例了本发明的一些有益效果的数据表。

应该注意，本发明的附图不必按比例绘制。附图仅仅旨在描述本发明的典型方面，因此不应该考虑为限制本发明的范围。在附图中，图之间的相同的标号代表了相同的组元。

具体实施方式