[实用新型]高电源抑制的带隙基准源

说明书

技术领域

本实用新型属于数模混合集成电路领域，具体为低功耗高电源抑制的Bi-CMOS带隙基准源，是一种结构简单、低功耗高电源抑制比的带隙基准电压源，尤其适合应用于混合集成电路的模/数转换器(ADC)、数/模转换器(DAC)中。

背景技术

在ADC、DAC混合集成电路设计中，片内集成的高性能基准源(Reference)不可或缺。随着电路系统的复杂化和数模混合信号的精致化，对ADC、DAC等混合集成电路的要求越来越高，从而对基准源的要求特别是对它的电源抑制要求也越来越高。

制作基准电压源，传统的做法是利用二极管的反向击穿特性。它是利用二极管与限流电阻配合，并通过调节流过自身的电流来抵消电源电压的变化对它造成的影响。但是，这需要很高的电源电压才能使二极管反向击穿，更重要的是它和电源电压的相关性较大，电源抑制比(PSRR)不理想。也有的是利用正向V_BE来产生基准电压，但是这会使得温度系数很大。而带隙基准源由于其具有较低的温度系数、较高的电源抑制比以及稳定的输出等优点而备受青睐。

为了降低带隙的温度系数，人们一般都是通过温度一阶补偿的办法来达到目的。传统上的带隙基准源的电路结构如图(1)，它的电源抑制性能不是很好，精度也不是很高，而且还对运放的失调非常敏感。

发明内容

本实用新型的目的在于提供一种高电源抑制的带隙基准源，该带隙基准源的具有低功耗和高电源抑制的优点。

本实用新型提供的高电源抑制的带隙基准源，包括自偏置电路、调整电路、带隙核心电路和启动电路；其中，带隙核心电路包括NPN晶体管Q1、Q2、Q6、Q7和Q8，PNP晶体管Q3、Q4和Q5，还包括电阻R1、R2、R3、R4以及电容C1；NPN晶体管Q1和Q2的基极分别接在电阻R3的两端，发射极连在一起，共同接在电阻R4上，电阻R4的另一端接地；NPN晶体管Q1和PNP晶体管Q3的集电极接在一起，NPN晶体管Q2和PNP晶体管Q4的集电极接在一起；NPN晶体管Q2和PNP晶体管Q4的基极电位相同，发射极电位均接在基准输出电压V_REF上；PNP晶体管Q5的发射极接在基准输出电压V_REF上、基极接在NPN晶体管Q2与PNP晶体管Q4的集电极上，NPN晶体管Q6的发射极接地、基极和NPN晶体管Q8的基极连在一起，而PNP晶体管Q5和NPN晶体管Q6的集电极接在一起，共同接在NPN晶体管Q7的基极；NPN晶体管Q7的发射极和基极分别接地和基准输出电压V_REF；NPN晶体管Q8的集电极和基极连一起，接在电阻R3上；电阻R2的一端接在电阻R3上，另一端接在基准输出电压V_REF上；电阻R1的一端接在NPN晶体管Q7的基极，另一端接在电容C1上；而电容C1的另一端接在PNP晶体管Q5的基极；基准输出电压V_REF作为输出端接在外围的电路上；

启动电路在电源电压V_IN上电时工作，产生电流并输送至自偏置电路中，以驱动自偏置电路导通；自偏置电路接收到启动电路提供的电流后开始导通，通过自身的偏置作用来产生与电源电压V_IN无关的偏置电压，并输送至调整电路中，同时把启动电路关闭；调整电路接收到自偏置电路输出的偏置电压后，通过自身的调整作用来产生恒定的电流并输出至带隙核心电路中；带隙核心电路接收到调整电路提供的恒定电流后，通过自身的运转来产生带隙基准电压V_REF，并把它作为整个带隙基准源的输出。