[发明专利]触发器

说明书

技术领域

本发明是有关一种触发器，尤指一种利用时钟信号与反相时钟信号来减少晶体管数目的触发器。

背景技术

触发器是一种可以储存一个位的电路，通常是用在计数器、暂存器或者其它时序控制逻辑电路中的一个基本建构方块中，又可称为双稳态复振器(bi-stable multi-vibrator)。目前有各式各样的触发器存在，像是R-S型触发器、D型触发器、T型触发器及J-K型触发器等，大部分的形式可用各种逻辑门来完成，而这些逻辑门则是由NMOS、PMOS、CMOS、TTL等技术所实现的晶体管元件来实作。

于先前技术中，传统的D型触发器是采用单一时钟信号(True signalphase clock，TSPC)技术来完成，此种D型触发器是由九个晶体管和两个反相器所组成，其运作方式是当时钟信号CLK为“0”时进行数据取样，而当时钟信号CLK为“1”时将数据传送至输出端。然而，此种D型触发器起码需要四级电路，因此，从数据输入端到输出端的延迟时间至少为两个或者三个反相器的延迟时间，于操作相当费时。除此之外，当整个电路关闭(power off)时，最后一级电路与输出端皆为浮接(floating)，因此无法预知其电压逻辑为“1”或者“0”，极有可能造成漏电的现象。

于本领域的相关专利中，虽然已有人提出改良的D型触发器，可以减少晶体管的数目，但同样采用单一时钟信号(True signal phase clock，TSPC)技术来完成，仍然无法缩短从数据输入端到输出端的延迟时间，且无法避免因电路关闭所造成漏电的现象。

发明内容

本发明的目的之一在于提供一种触发器，其是利用时钟信号与反相时钟信号来减少晶体管数目及延迟时间，以解决先前技术中的问题。

本发明的实施例揭露了一种触发器。该触发器包含第一级电路以及第二级电路。该第一级电路耦接于第一参考电压与第二参考电压之间，且该第一级电路接收数据输入信号以及输出第一输出信号。该第一级电路包含第一晶体管、第二晶体管、第三晶体管及第四晶体管。该第一晶体管包含有控制端用以接收该数据输入信号。该第二晶体管包含有控制端用以接收时钟信号。该第三晶体管包含有控制端用以接收反相时钟信号。该第四晶体管包含有控制端用以接收该数据输入信号，其中该第一晶体管、该第二晶体管、该第三晶体管及该第四晶体管是以迭接方式耦接。该第二级电路是耦接于该第一参考电压与该第二参考电压之间，且该第二级电路包含输入端耦接于第一级电路以接收该第一输出信号以及输出端用以输出第二输出信号。该第二级电路包含第五晶体管、第六晶体管、第七晶体管及第八晶体管。该第五晶体管包含有控制端耦接于该第一级电路的该输出端。该第六晶体管包含有控制端用以接收该反相时钟信号。该第七晶体管包含有控制端用以接收该时钟信号。该第八晶体管包含有控制端耦接于该第一级电路的该输出端，其中该第五晶体管、该第六晶体管、该第七晶体管及该第八晶体管是以迭接方式耦接。该触发器为D型触发器。

附图说明

图1为本发明第一实施例的触发器的示意图。

图2为本发明第二实施例的触发器的示意图。

图3为本发明第三实施例的触发器的示意图。

图4为本发明第四实施例的触发器的示意图。

图5为本发明第五实施例的触发器的示意图。

图6为应用本发明触发器的一实施例的示意图。

[主要元件标号说明]

100、200、300、400、500、650        触发器

110、510                            第一级电路

120、520                            第二级电路

V_ref1                                第一参考电压

V_ref2                                第二参考电压

112、122                            输入端

114、124                               输出端

D_in1、DA1、DB1                          数据输入信号

D_out1                                   第一输出信号