[发明专利]图像处理电路、显示装置以及印刷装置

说明书

技术领域

本发明涉及用于进行图像的平滑化的技术。

背景技术

作为图像处理技术之一，广泛公知有称作抗混叠(anti-aliasing)的图像平滑化的技术。在该抗混叠处理中，在输入图像中根据例如4行×4列的总计16个像素的像素值算出一个像素的像素值，生成所算出的像素值构成的输出图像并输出。例如在对描绘了由白和黑的像素表现的文字的图像实施该抗混叠处理时，能够采用中间色来补偿该文字的轮廓。由此，能够使在倾斜地描绘的轮廓部分产生的称作边缘不整齐(jaggy)的阶梯状的锯齿纹成为平滑的曲线。在专利文献1中，公开了用于通过硬件来实现该抗混叠处理的技术。

专利文献1：特开2004-287964号公报

实施抗混叠处理后的图像数据，在暂时写入到VRAM(Video RandomAccess Memory)等存储器后，从该存储器中读出并显示在显示体上。在该显示体的灰度数为例如16灰度的情况下，每一像素的像素值通过4位的位串来表现。另一方面，在一般的存储器中，通过一次存储器访问(access)所写入的数据量为32位。作为将像素值写入存储器的方法，采用将例如每一像素的像素值按每次4位写入存储器的方法时，频繁地发生存储器访问，因此写入处理所需要的时间变长。此外，还存在为了将32位量的像素值(8个像素量的像素值)一次输出，而在进行8像素量的抗混叠处理后通过一次的存储器访问将32位的位串写入存储器的方法。该后者的方法，比前者的方法更有利于处理的高速化，但是由于进行8次抗混叠处理之后将32位的位串写入存储器，因此存在抗混叠处理所需要的时间变长的问题。

发明内容

本发明正是鉴于上述课题而提出的，其目的在于能够缩短从抗混叠处理到将其处理结果写入到存储单元为止所需要的时间。

为了解决上述课题，本发明提供一种图像处理电路，从包括多个像素值的图像数据中提取分别由规定数目的像素构成的多个图像块，基于提取的图像块所包括的各像素的像素值，算出将各个所述图像块作为一个像素时的像素值，将所算出的像素值作为写入到存储单元的数据进行输出，该图像处理电路具备：多个计数单元，对各个所述图像块所包括的多个像素中规定像素值的像素的个数进行计数，分别输出表示该个数的位串；变换单元，将通过各个所述计数单元输出的位串的位数的每一个变换为将像素值写入到所述存储单元时的位数，并将变换为该位数后的位串分别输出；和输出单元，将通过所述变换单元输出的多个位串合成为成为所述存储单元中的数据的写入单位的位数的位串后输出；所述计数单元被设置为：用成为所述存储单元中的数据的写入单位的位数除以将所述图像块作为一个像素而算出的像素值的位数后得到的数目个以上。

进而，优选图像处理电路具备：具备：第1动作模式；第2动作模式，所述图像块所包括的像素的数目比所述第1模式时少；和模式选择单元，选择所述第1动作模式和所述第2动作模式中任一方的动作模式，所述多个计数单元被设置为：在所述第2动作模式下用成为所述存储单元中的数据的写入单位的位数除以将所述图像块作为一个像素而算出的像素值的位数后得到的数目个以上，这些多个所述计数单元的每一个，提取与由所述模式选择单元选择的动作模式对应的数目的像素所构成的所述图像块，对提取的图像块所包括的多个像素中规定像素值的像素的个数进行计数，输出表示该个数的位串，所述变换单元将通过各个所述计数单元输出的位串的位数，变换为在由所述模式选择单元选择的动作模式下将各个所述像素值写入到所述存储单元时的位数，并将变换为该位数后的位串分别输出。

优选在所述多个计数单元中，在所述第1动作模式下用成为所述存储单元中的数据的写入单位的位数除以将所述图像块作为一个像素而算出的像素值的位数后得到的数目的计数单元，提取与由所述模式选择单元选择的动作模式对应的数目的像素所构成的所述图像块，对提取的图像块所包括的多个像素中规定像素值的像素的个数进行计数，输出表示该个数的位串，除此之外的计数单元，在由所述模式选择单元选择了第2动作模式的情况下，提取与该第2动作模式对应的数目的像素所构成的所述图像块，对提取的图像块中包括的多个像素中规定像素值的像素的个数进行计数，输出表示该个数的位串。

所述变换单元输出基于变换表对位数进行变换后的位串、或者输出利用削波电路对位数进行变换后的位串，所述变换表表示由所述计数单元输出的位串与将各个所述像素值写入到所述存储单元时的位串的对应关系，所述削波电路将由所述计数单元输出的位串变换为将各个所述像素值写入到所述存储单元时的预先确定的位串。