[发明专利]确定评估时间或读取电荷电势与读取判定电压之差的方法

说明书

技术领域

本发明大致涉及非易失性存储设备，更具体地涉及NAND型设备。

背景技术

在读取或校验操作过程中非易失性NAND存储阵列的单元的编程或擦除状态的评估时间通常在设备的晶片上测试(test on wafer)阶段期间被确定，或者由已知的板上微控制器在该设备通电时通过执行所存储的自配置程序代码以及预先确定的配置值来设定。

一种用于NAND存储设备的读取(评估)操作的典型的电路图在图1中被描绘。

该方案试图将与位线BL相连的电容充电到特定的读取电压V1。参考图1的图示以及图2的相对定时图，在时刻T1，开关SW1打开，从而让位线BL充电到读取电压V1。同时，所选择的单元所属的NAND串通过行解码电路被激活，该行解码电路在电学上通过图1的开关SW2和相对电流发生器Icell来表示。

假设流过单元串的电流是恒定的并且仅仅取决于所选择的单元的阈值电压和所选择的字线WL的电压，那么该电流发生器Icell开始使位线BL在时刻T1放电。

因此，位线BL上的电压根据以下公式展开：

V_BL(t)＝V1-Icell*Teval/C_BL    (1)

评估时间间隔由以下公式给定：

Teval＝T2-T1                  (2)

根据以下判别式，在评估时间间隔Teval结束时，也就是在时刻T2，位线BL上的电压和判定电压阈值V2的比较结果确定由判定电路DEC所识别的值：

如果VBL(T2)＞V2

Cell@0

否则

Cell@1

结束如果。                (3)

当编程时，单元阈值电压一直增加到施加给相对字线WL的预定电压(PV)，在评估时间结束时流过该单元的电流将减小到以下值：

VBL(T2)≥V2               (4)

并且该单元因此将被识别为具有逻辑“0”内容，如图3中所示。

在平衡时，以下公式成立：

V₂＝V₁-Icell*Teval/C_BL    (5)

一旦电压电平V1和V2以及评估时间间隔Teval被确定，流过单元的电流的最大值就将由相对位线BL的电容决定，即

Icell＝(V₁-V₂)*C_BL/Teval   (6)

其中针对该最大值，该单元被识别为被编程到逻辑值“0”。

如果存储阵列的所有位线的电容应当都相等，那么所有的单元将都具有相同的放电电流。不幸的是，情况并非如此，因为在这些存储设备的设计规则手册中通常所设计的位线的电容极其易变，通常以±50％的可变范围来表示，如在图4中用图形描绘的。

作为结果，由关系式(6)给出的流过单元的电流的值具有大的方差。

在图5中描绘了在三个不同的位线BL的充电阶段(时间间隔0-T1)期间和在放电阶段期间(在从T1到T2的间隔中)流过单元的电流，其中三个不同的位线分别具有所表示的可变范围的最小电容(Cmin)、典型电容(Ctyp)以及最大电容(Cmax)。

图6表示存储在相应位线中的电荷Q_Cmax、Q_Cmin和Q_Ctyp。

因此，单元的转折点在其特征曲线上显著偏移。所以，当设计存储设备时必须确保：对于单个阵列位线的电容的任一可能的值来说，将存在工作点(或转折点电流)(Iturn＜ICmax)，该工作点将具有足够的安全裕度，以便避免特征曲线的强烈非线性的区域(例如，图7的图示中底部和顶部较暗区域)。

随着集成结构的尺寸的持续减小，流过单元的最大电流(Icell max)也减小，而位线的寄生电容值的散布增大。这使得越来越难以规定所保证的正确运行的工作区。

发明内容

测试活动已揭示，位线寄生电容值的散布事实上组合了不同的散布成分，也就是管芯内拓扑可变性、如图8中所示的晶片批次内散布、以及如图9中所示的不同晶片批次之间的散布，其中该位线寄生电容值的散布通常在存储设备的设计规则手册中被报告，以便使设计者在规定操作的操作点或操作区时能够确定足够安全的裕度因子，这将确保设备无故障地运行。