[发明专利]在存储器控制器中产生逻辑上专用的读和写通道的机制

说明书

技术领域

本发明涉及计算机系统；更具体而言，本发明涉及存储器控制器。

背景技术

完全缓冲DIMM(或FB-DIMM)动态随机存取存储器(DRAM)存储器设备提供存储器解决方案，其可以用来增加存储器系统的可靠性、速度和密度。传统上，存储器控制器的数据线与每个DRAM模块的数据线连接。随着存储器带宽以及存取速度增加，信号在互连部和设备的接口处退化。这限制了速度和/或存储器的密度。FB-DIMM设备采用不同的方法来解决该问题。

FB-DIMM结构在存储器控制器与存储器模块间包括一个预先存储器缓冲器(AMB)。与传统DRAM的平行互连结构不同，FB-DIMM在存储器控制器和AMB间具有串行接口，并且它能够增加存储器的带宽而不会将存储器控制器的引脚数量增加到超出可行的程度。使用这种结构，存储器控制器不直接向存储器模块写入，而是通过AMB进行。

FB-DIMM设备通常允许存储器控制器将三个存储器命令压缩到一个帧中。一个FB-DIMM帧的持续时间是一个DRAM命令。因此在基于存储器控制器的FB-DIMM中，存储器控制器理论上可以在一个周期中传输三个DRAM命令。

实际上，无论如何，因为存储器到存储器控制器(例如，或北行(NB))FB-DIMM通道的竞争，两个读列地址选通(CAS)命令不能在一个单独FB-DIMM通道中紧接着传输。例如，因为一个读命令有四个脉冲时间，所以存储器控制器通常必须在两个读CAS命令之间提供一个无操作(NOP)帧。

插入NOP帧以降低命令的速度，使得对于不同的读命令数据不会重叠。因此，NOP帧的插入限制主机不能在一个单独FB-DIMM帧中发送三个读CAS命令。由于此限制，该设计的大部分包括一个单一命令方式，以保持存储器控制器调度器的简单。

包含一个三命令方式的设计，面临在调度之前解决命令间冲突的复杂性问题。一个命令情况(scenario)中存在一个问题，其中每个写命令在NB通道(lane)中引入至少两个空闲帧。

发明内容

根据本发明的第一方面，提供了一种包含存储器控制器的系统，所述存储器控制器通过第一专用命令时段来将读命令调度到帧，并通过第二或第三专用命令时段来将写命令和对应的数据调度到帧。

一种方法，包括：

根据本发明的第二方面，提供了一种方法，包括：

存储器控制器通过专用于读命令的第一命令时段来将第一读命令调度到第一帧；

存储器控制器通过第一命令时段来将第二读命令调度到第二帧；以及

存储器控制器通过专用于写命令的第二命令时段或第三命令时段，来将第一写命令和对应的数据调度到第二帧。

根据本发明的第三方面，提供了一种存储器控制器，包括：

命令时段，用于将一个或多个命令插入到一个帧中；

读命令调度器，用于通过第一专用命令时段来将读命令调度到帧；以及

写命令调度器，用于通过第二或第三专用命令时段来将写命令和对应的数据调度到帧。

根据本发明的第四方面，提供了一种系统，包括：

完全缓冲DIMM存储器设备；以及

存储器控制器，与所述完全缓冲DIMM存储器设备连接，用于通过第一专用命令时段来将读命令调度到帧，以及用于通过第二或第三专用命令时段来将写命令和对应的数据调度到帧，并将这些帧传送到完全缓冲DIMM存储器设备。

附图说明

本发明通过举例来说明，而并不局限于附图的图形，其中相同的附图标记表示类似的部件，并且其中：

图1是计算机系统的一个实施例的框图；

图2是一个传统的FB-DIMM系统的时序图；

图3示出调度器的一个实施例；

图4示出FB-DIMM系统的一个实施例的时序图；以及

图5是计算机系统的另一个实施例的框图。

具体实施方式

描述一种在访问FB-DIMM存储器设备的存储器控制器中产生逻辑上专用的读和写通道的机构。在对本发明的以下详细描述中，阐述了大量具体细节，以提供对本发明的充分理解。然而，本发明可在没有这些具体细节的条件下实现，这对于本领域的技术人员来说是显而易见的。在另一些例子中，以框图形式示出公知的结构和设备，而不是进行详细说明，以免使本发明不清楚。