[发明专利]相变化内存

说明书

技术领域

本发明关于一种内存，特别是关于一种相变化内存。

背景技术

相变化内存具有高读取速度、低功率、高容量、高可靠度、高写擦次数、低工作电压/电流及低成本等特质，且非常适合与CMOS工艺结合，可用来作为较高密度的独立式或嵌入式的内存应用，是目前十分被看好的下一代新内存。由于相变化内存技术的独特优势，也使得其被认为非常有可能取代目前商业化极具竞争性的SRAM与DRAM易失性内存与Flash非易失性内存技术，可望成为未来极有潜力的新世代半导体内存。

相变化内存组件架构极为简单，主要是在相变化材料的上下之间分别制作电极材料来作为电流流通的路径，目前最普遍被采用的架构为T型架构。此架构的作法是在相变化材料之下加入加热金属的拴塞填充层，其好处是可降低加热金属与相变化材料之间的接触面积，可增进加热电极的加热效率并降低相变化内存组件的操作电流。在这样的架构下，非晶区将会发生在电流密度最高的区域。

综观目前相变化内存的发展趋势，可以明显地发现主要的瓶颈乃在于组件的操作电流过大，因而无法有效地降低相变化内存组件所串接的驱动晶体管面积，导致单位元尺寸过大使得内存密度无法提升的问题。降低相变化存储器操作电流可通过缩小相变化存储单元中相变层与电极的接触面积来达成，且有利于CMOS组件的缩小以及内存密度的提升。然而，此方法会受限于光刻与工艺能力的限制，较不易获得有效地突破。

为解决上述问题，美国专利US 5,789,758中提出一种形成相变化内存的制造方法。首先，电极层形成于基板上，接着，形成具有开口的图形化的介电层于该电极层与该基板之上。接着，形成相变化层于该介电层之上，并填入该开口。利用上述工艺，虽然可达到缩小相变层与电极的接触面积的目的，然而，由于在该结构中，形成电性连结通路的部分为填洞工艺，该工艺无论在加热效率、以及接触面电性均匀度都有相当的限制。此外，大部份的介电材料的导热系数约为0.7W/m-K，然而进一步使用导热系数低于0.1W/m-K的材料，则可大幅降低热的散失。然而，这些材料容易受热产生化学或性质上的变化，不易整合至相变化内存的工艺中。

此外，在美国专利20060157689(Forming a carbon layer between phasechange layers of a phase change memory)披露了利用包含碳的膜层来加热相变化层。然而，由于无法精确得知在该含碳的膜层内，该低电阻导电路径(filament)如何形成，且该导电路径的宽窄如何，因此非常难设计利用该含碳膜层作为加热层的相变化内存。

有鉴于此，设计崭新的相变化内存组件的工艺，来克服已知技术的缺点，实为相变化内存工艺技术极需研究的重点。

发明内容

本发明提供一种相变化内存及其制造方式，利用介于两相变化层间的导电通道达到维持热不对外溢散的目的，有效降低操作电流及能量。该相变化内存包括：第一电极及第二电极；第一相变化层与该第一电极电性连结；第二相变化层与该第二电极电性连结；以及导电桥接形成于该第一及第二相变化层之间并与该第一及第二相变化层分别电性连结。

以下通过数个实施例及比较实施例，以更进一步说明本发明的方法、特征及优点，但并非用来限制本发明的范围，本发明的范围应以权利要求为准。

附图说明

图1a至1f显示本发明一实施例所述的相变化内存的制作流程剖面图。

图2及图3显示本发明所述的相变化内存的其它实施例。

【主要组件符号说明】

101～开口；

120～第一介电层；

103～第一电极；

104～第一相变化层；

105～第二介电层；

106～开口；

107～导电桥接；

108～第二相变化层；

109～第二电极；

110～第三介电层；

111～第二截面区域；

112～第一截面区域；

W～剖面宽度。

具体实施方式

一般来说，导电金属材料一般为高导热材料，因此常被用来作为加热器。在该金属导电层的邻近地区，金属导电层与周围物质的温度差甚至会高达1000℃。当与该金属导电层接触的相变化层受热时，直接与金属导电层相邻的相变化区域才会产生相变化，离该金属导电层较远的相变化层并未产生相变化，因此该相变化层并非均匀受热。所以，当加热时间愈短时，愈不容易产生完整的相变化，而利用具有比介电层低的导热系数的材料，来防止热的散失，为一重要的课题。