[发明专利]DLL电路及包含DLL电路的半导体器件

说明书

技术领域

本发明涉及DLL(延时锁相环)电路和包含DLL电路的半导体器件，具体地说，涉及一种利用对参考时钟信号分频所得分频信号的多相位DLL电路，以及包含多相位DLL电路的半导体器件。

背景技术

近来，广泛采用与时钟信号同步工作的同步存储装置作为个人计算机等的主要存储装置。其中，DDR(双数据率)同步存储装置要求与外部时钟信号精确同步的输入输出数据。因此，需要DLL电路，用以产生与外部时钟信号同步的内部时钟信号(见日本专利申请未审公开No.2002-324398)。

图7中示出通常使用的单相位DLL电路。

如图7所示，单相位DLL电路具有调节外部时钟信号CK延时量的延时调节电路单元10，以及接收从延时调节电路单元10输出之内部时钟信号LCLK的时钟驱动单元20。时钟驱动单元20包括向时钟树单元30中的实际路径31提供内部时钟信号LCLK的时钟驱动器21，以及向时钟树单元30中的复制路径32提供内部时钟信号的时钟驱动器22。

把通过实际路径31的内部时钟信号LCLK提供给缓冲电路单元40中的输出缓冲器41。输出缓冲器41是向与内部时钟信号LCLK同步的输入/输出数据终端DQ输出读出数据DRFIFO的电路。将通过复制路径31的内部时钟信号LCLK提供给复制缓冲器42。复制缓冲器42是输出与内部时钟信号LCLK同步之复制时钟信号RCLK的电路。

把从复制缓冲器42输出的复制时钟信号RCLK反馈给延时调节电路单元10。由相位检测电路11和延时调节电路12组成所述延时调节电路单元10。把复制时钟信号RCLK提供给相位检测电路儿的反相输入端(-)。把外部时钟信号CK提供给相位检测电路11的同相输入端(+)。

相应地，产生与复制时钟信号RCLK边沿和外部时钟信号CK边沿之间的差对应的反馈信号FB，并将它提供给延时调节电路12。延时调节电路12根据反馈信号FB调节内部时钟信号LCLK的延时量，以使复制时钟信号RCLK的边沿和外部时钟信号CK的边沿对齐。

时钟驱动器22包括分频电路51和延时调节电路52。安装分频电路51，以便对通过复制路径32的内部时钟信号LCLK进行分频，从而减小功率消耗。延时调节电路52是用以去掉出现在输入/输出数据终端DQ的读出数据和复制时钟信号RCLK之间差别的电路。即由于输出负载的差别，以及由于相位检测电路11盲区的延时量差别，输出缓冲器41和复制缓冲42工作速度上所具有的差别。安装延时调节电路52，用以去掉由这些差别引起的定时差别。

单相位DLL电路的优点是电路结构相对较为简单。然而，单相位DLL电路的缺点在于，在外部时钟信号CK频率很高时，它不能正确工作，因为延时调节电路单元10跟不上时钟信号。

可以采用多相位DLL电路解决这样的问题。多相电路不通过有如原来那样使用外部时钟信号CK，去调节内部时钟信号LKCK的延时量，而是通过参考从对外部时钟信号CK分频得到的分频信号来控制延时量。因此，延时调节电路单元保证了充分的工作速度，因此，即使在外部时钟信号频率很高的情况下，也能够正确地工作。

然而，在多相位DLL电路中，当电源电压波动时，容易增大偏移，或者占空比改变。主要考虑有如下原因：多相位DLL电路把外部时钟信号CK分频成为多个分频信号，并根据这些分频信号中的每一个来控制延时量。因此，当电源电压波动时，关于各自的分频信号的影响是不相同的。

发明内容

于是，本发明的目的在于提供一种多相位DLL电路，在电源电压波动时，产生极少的偏移或占空比波动，还提供一种使用这种多相位DLL电路的半导体器件。

本发明的上述目的以及其它目的可由DLL电路来实现，所述DLL电路包括：

分频电路单元，对第一时钟信号分频，产生具有相位差的至少第一和第二分频信号；

第一延时调节电路，根据第一反馈信号调节第一分频信号延时量；

第二延时调节电路，根据第二反馈信号调节第二分频信号延时量；

频率合成电路，对至少第一和第二延时调节电路的输出进行合频，产生第二时钟信号，并向时钟树单元中的实际路径提供该第二时钟信号；

第一时钟驱动器，接收第一延时调节电路的输出，并将输出提供给时钟树单元中的复制路径；以及

第二时钟驱动器，接收第二延时调节电路的输出，其中

第一时钟驱动器和第二时钟驱动器具有实质相同的电路结构。