[发明专利]DLL电路及包含DLL电路的半导体器件

权利要求书

1.一种DLL电路，包括：

分频电路单元，对第一时钟信号进行分频，产生具有相位差的至少第一和第二分频信号；

第一延时调节电路，根据第一反馈信号调节第一分频信号延时量；

第二延时调节电路，根据第二反馈信号调节第二分频信号延时量；

频率合成电路，对至少第一和第二延时调节电路的输出进行合频，产生第二时钟信号，并向时钟树单元中的实际路径提供第二时钟信号；

第一时钟驱动器，接收第一延时调节电路的输出，并将该输出提供给时钟树单元中的复制路径；以及

第二时钟驱动器，接收第二延时调节电路的输出，其中

第一时钟驱动器和第二时钟驱动器具有实质相同的电路结构。

2.如权利要求1所述的DLL电路，其中，所述第二反馈信号表示第二时钟信号的占空比。

3.如权利要求1或2所述的DLL电路，其中，所述第一反馈信号表示根据通过复制路径的第一分频信号所产生的第三时钟信号和第一时钟信号之间的边沿未对准。

4.一种半导体器件，包括DLL电路、输出缓冲器和复制缓冲器，

所述DLL电路包括：

分频电路单元，对第一时钟信号进行分频，产生具有相位差的至少第一和第二分频信号；

第一延时调节电路，根据第一反馈信号调节第一分频信号延时量；

第二延时调节电路，根据第二反馈信号调节第二分频信号延时量；

频率合成电路，对至少第一和第二延时调节电路的输出进行合频，产生第二时钟信号，并向时钟树单元中的实际路径提供第二时钟信号；

第一时钟驱动器，接收第一延时调节电路的输出，并将该输出提供给时钟树单元中的复制路径；以及

第二时钟驱动器，接收第二延时调节电路的输出，其中

第一时钟驱动器和第二时钟驱动器具有实质相同的电路结构，

第一反馈信号表示根据通过复制路径的第一分频信号所产生的第三时钟信号与第一时钟信号之间的边沿未对准，

输出缓冲器输出与通过实际路径的第二时钟同步的输出数据，以及

复制缓冲器具有与输出缓冲器实质相同的电路结构，并且输出与通过复制路径的第一分频信号同步的第三时钟。

5.如权利要求4所述的半导体器件，其中，还包括设置在复制路径和复制缓冲器之间并吸收输出缓冲器和复制缓冲器工作速度之间差别的第三延时调节电路。

6.如权利要求5所述的半导体器件，其中，还包括与电源电压外接的供电终端，

第三延时调节电路和供电终端之间的距离至少比第一时钟驱动器和供电终端之间的距离短。

7.一种数据处理系统，包括数据处理器和与数据处理器相连的半导体存储装置，其中，所述半导体存储装置包括DLL电路、输出缓冲和复制缓冲器；所述DLL电路具有：

分频电路单元，对第一时钟信号进行分频，产生至少第一和第二具有相位差的分频信号；

第一延时调节电路，根据第一反馈信号调节第一分频信号延时量；

第二延时调节电路，根据第二反馈信号调节第二分频信号延时量；

频率合成电路，对至少第一和第二延时调节电路的输出进行合频，产生第二时钟信号，并向时钟树单元中的实际路径提供第二时钟信号；

第一时钟驱动器，接收第一延时调节电路的输出，并将该输出提供给时钟树单元中的复制路径；以及

第二时钟驱动器，接收第二延时调节电路的输出，其中

第一时钟驱动器和第二时钟驱动器具有实质相同的电路结构，

第一反馈信号表示根据通过复制路径的第一分频信号所产生的第三时钟信号与第一时钟信号之间的边沿未对准，

输出缓冲器，输出与通过实际路径之第二时钟同步的输出数据；

复制缓冲器具有与输出缓冲器实质相同的电路结构，并输出与通过复制路径的第一分频信号同步的第三时钟。