[发明专利]基于可编程门阵列的低密度奇偶校验编解码硬件仿真系统

说明书

技术领域

本发明属于数字通信技术领域，涉及一种可应用于LDPC(Low-Density ParityCheck，低密度奇偶校验)码的研究以及LDPC码解码器的验证中，对数字通信实现方案的硬件仿真系统，具体地说是一种基于可编程门阵列的低密度奇偶校验编解码硬件仿真系统。

背景技术

在目前已有的编码方法中，LDPC编码方法在某些情况下已显现出接近香农极限的编码性能。LDPC码因其卓越的性能引起了世界广泛关注，并且被认为是通信系统应用中很有前景的纠错编码方法之一。LDPC码的研究成为数字通信领域的一个研究热点。

目前，LDPC码的研究领域主要围绕着两个方面：一是解码器的设计；二是码的性能，尤其是在高信噪比区域，对误差平底(error floor)的研究。误差平底：即信噪比达到一定程度之后，再增加信噪比并不能显著提升纠错性能的现象。LDPC码是否像其他信道编码方案一样存在着误差平底，一直是个重大疑问。但要得到LDPC码在高信噪比区域的性能是非常麻烦的，人们往往用软件仿真的方法来评估LDPC码的纠错能力，然而用高档PC进行软件模拟，仿真到10^-10的比特误码率水平需要几个月的计算时间，这使得用软件方法对误差平底进行实验研究成为几乎不可能的事情。而基于硬件加速的仿真方法则能够大大加快仿真速度，使误差平底的实验研究成为可能。建立一个LDPC码性能硬件仿真平台对深入研究误差平底现象是大有帮助的。

同时，在LDPC码的研究中，对LDPC解码器的验证也是一项重要的工作，由于验证工作需要花费大量的时间，也给LDPC码研究的快速发展带来了困扰。

发明内容

为了克服现有技术中，LDPC码研究中存在的问题，本发明的目的在于提供一种基于FPGA(Field Programmable Gate Array的缩写，即现场可编程门阵列)的LDPC编解码硬件仿真系统。该基于FPGA的LDPC编解码硬件仿真系统大大提高了仿真速度，加快了研究进程，降低了实验成本。

本发明目的是通过以下技术方案来实现的：

一种基于可编程门阵列的低密度奇偶校验编解码硬件仿真系统，其特征在于：它包括PC端控制软件和基于FPGA的硬件部分；其中，FPGA硬件部分包括PCI接口控制模块和LDPC码仿真模块，LDPC码仿真模块包括随机数发生器、高斯噪声发生器、LDPC码编码器、LDPC码解码器、检验模块以及源数据模块(FIFO1)和待解码数据模块(FIFO2)；对仿真环境等进行设置、并显示仿真进度以及仿真过程中状态(误码率、误比特率等)的PC端控制软件部分通过PCI接口与FPGA硬件部分进行通信；在LDPC码仿真模块中，随机数发生器生成仿真源数据，送至LDPC码编码器进行编码，同时源数据暂存于源数据模块内，高斯噪声随机数发生器根据PC端控制软件设定的噪声方差产生相应的加性高斯白噪声信号，施加于编码后的数据，生成的数据暂存待解码数据模块内；LDPC码解码器从待解码数据模块内提取数据，进行解码并将解码后的数据输送至校验模块；校验模块根据源数据和解码后数据计算校验结果并将校验结果信息存于PCI接口控制模块中。

本发明所述PCI接口控制模块包括接口、RAM、预取功能模块和目标控制逻辑模块，校验模块根据源数据和解码后数据计算校验结果并将校验结果信息存于RAM内；PCI接口控制模块通过目标控制逻辑模块完成对PCI接口以及LDPC码仿真模块的控制；所述接口采用Altera的pci_compiler-v4.1.1IP核。

本发明所述的基于FPGA的硬件部分采用美国Altera公司的带PCI接口的Cyclone II系列开发板，FPGA芯片为Cyclone II EP2C35芯片。

本发明所述LDPC码仿真模块中的随机数发生器、高斯噪声发生器、LDPC码编/解码器、检验模块以及PCI接口控制模块集成于一块FPGA芯片中。

所述高斯噪声发生器采用Box-Muller方法，利用查找表方式实现；查找表采用改进的非均匀分段方式，用较小的查找表实现较高的量化精度。该模块生成高质量的加性白高斯噪声信号。

与现有技术相比，本发明具有如下优点：

(1)在一块低成本的FPGA芯片中，集成了LDPC码仿真所需的所有模块以及用于通信的PCI接口，实现了对LDPC码的硬件仿真，大大提高了仿真速度(速度为软件仿真速度的300多倍)，加快了研究进程，降低了实验成本。