[发明专利]一种SRAM中数据的读写方法及装置

说明书

技术领域

本发明属于集成电路领域，尤其涉及一种SRAM中数据的读写方法及装置。 

背景技术

目前，在很多中小尺寸的液晶显示装置(Liquid Crystal Display，LCD)的驱动芯片中都内置有静态随机存储器(Static Random Access Memory，SRAM)，用于存储各种数据，在行、列译码器，写入缓冲器以及读/写电路的控制下进行存储数据的16bit或18bit或24bit的串行读写和并行读出。由于进行串行读写的控制时序由外部多点控制单元(Multipoint Control Unit，MCU)的读写时钟提供，而并行读出的时序由SRAM内部的扫描时钟提供，这就很有可能发生对SRAM当中的某一个存储单元或者某一位字节(byte)既要串行读写又要并行读出的情形，多数SRAM集成电路是用一根读/写控制线控制读写操作的，比如6晶体管(Transistor，T)的SRAM，这很难将这种既要串行读写又要并行读出的冲突分开，比如在将数据并行读出之前就在该存储单元中进行串行写的操作，很容易导致数据的丢失。 

现有技术对上述问题的解决方案是在SRAM与MCU之间增加一个先入先出(First In First Out，FIFO)电路模块，所谓的FIFO电路模块也就是一个双端口的8T型的SRAM，如图1所示，基本原理为：外部MCU通过自己的写时钟经数据线DATA_BUS将待写入数据写入到FIFO当中，SRAM通过其内部的扫描时钟将MCU送入到FIFO的数据读取至SRAM，也就是最先写入到FIFO的数据，最先被SRAM读走，若在FIFO中的数据被SRAM读走之前，FIFO已 经被写满了，FIFO会向MCU反馈一个SRAM_BUSY信号，控制MCU不要再对FIFO进行写入以避免数据丢失。由于在内嵌SRAM的驱动芯片中，SRAM的面积约占芯片面积的75％，8T的SRAM又比6T的SRAM面积大很多，而这种方法一般要求FIFO面积很小，否则会对读写数据时序的速度有所限制，所以从读写速度和对FIFO面积方面考虑这种方法在小尺寸的芯片上不适宜大规模的使用。 

总之，现有技术中FIFO电路的使用使驱动芯片面积过大，不利于芯片大规模的推广应用，另外，这种芯片的成本和功耗也比较大。 

发明内容

本发明实施例的目的在于提供一种SRAM中数据的读写方法，旨在解决现有技术在解决串行读写与并行读出时序冲突而使用FIFO电路，以致芯片面积过大的问题。 

本发明实施例是这样实现的，一种SRAM中数据的读写方法，所述方法包括以下步骤： 

当串行读写脉冲信号有效时，将数据写入SRAM； 

将串行读写脉冲信号与内部扫描时钟信号进行与/或运算，产生并行读脉冲信号；其中，若在内部扫描时钟低电平期间进行数据的并行读出，则将串行读写脉冲信号与内部扫描时钟信号进行或运算，若在内部扫描时钟高电平期间进行数据的并行读出，则将串行读写脉冲信号与内部扫描时钟信号进行与运算； 

当所述并行读脉冲信号有效且与所述串行读写脉冲信号有效时的相位相反时，将所述写入SRAM的数据并行读出。 

本发明实施例的另一目的在于提供一种集成电路，包括SRAM，所述集成电路还包括： 

一读写控制电路，接收输入端的串行读写脉冲信号与内部扫描时钟信号，将串行读写脉冲信号与内部扫描时钟信号进行与/或运算，产生并行读脉冲信 号，当所述并行读脉冲信号有效且与串行读写脉冲有效信号相位相反时，触发写入SRAM的数据并行读出； 

当所述读写控制电路为与逻辑门电路并将串行读写脉冲信号与内部扫描时钟信号进行与运算时，产生的并行读脉冲信号在内部扫描时钟的高电平期间有效；当所述读写控制电路为或逻辑门电路并将串行读写脉冲信号与内部扫描时钟信号进行或运算时，产生的并行读脉冲信号在内部扫描时钟的低电平期间有效。 

本发明实施例的另一目的在于提供一种液晶显示装置，包括一集成电路， 所述集成电路包括SRAM，所述集成电路还包括： 

一读写控制电路，接收输入端的串行读写脉冲信号与内部扫描时钟信号，将串行读写脉冲信号与内部扫描时钟信号进行与/或运算，产生并行读脉冲信号，当所述并行读脉冲信号有效且与串行读写脉冲有效信号相位相反时，触发写入SRAM的数据并行读出；