[发明专利]多读端口寄存器文件级驱动位单元电路

说明书

技术领域

本发明主要涉及到微处理器中寄存器文件和多端口SRAM的位单元电路结构领域，特指一种多读端口寄存器文件级驱动位单元电路。

背景技术

寄存器文件是微处理器中用于存放操作数和运算中间结果的部件，处于存储层次的最高一层，与运算部件距离最近，相对存储层次中的其他部件，它容量最小、速度最快；寄存器文件的使用减少了运算部件对主存的访问次数、提高了运算速度。它作为CPU内核的关键部件，不可缺少，性能越高的微处理器对它的需求和依赖越重。数据寄存器文件作为寄存器文件中的一种，处于数据通路上，其访问速度直接决定了处理器性能。

当前在市场需求和技术进步的作用下，微处理器性能也在不断提升。微处理器性能的提高，一方面依赖于体系结构的改进，随着CPU对指令的前瞻性推测执行、指令的显式并行执行、前瞻多线程、同时多线程等技术的应用，致使在ILP和IPC不断提高的同时，流水线数目和指令窗口也在不断增大，这些都导致了使用的寄存器规模在不断增大。同时为了在一个周期内给不断增多的运算部件提供数据和存储结果，寄存器文件的读写端口数也在不断增多。大规模、多端口寄存器文件往往很难具有很快的读写访问速度，逐渐成为了高性能微处理器设计中的瓶颈。

据报道，1986年以前，微处理器性能平均每年提高35％，1987年以后，微处理器性能平均每年提高55％，而对于存储器，若以1980年的64KB DRAM为基准，那么它每3年才能更新换代一次，访问延迟每年只有7％的性能增长。当前存储器的性能已经和微处理器不相匹配了，而且这个差距还在不断增大。

由此可见对于大规模、多端口寄存器文件进行高速设计至关重要。

要实现寄存器文件的高速设计，对完成读、写、存功能的核心位单元进行优化就成了关键问题，设计良好的位单元电路，一方面可以减小读写译码的负载；另一方面，可以保证对同一字进行多读端口同时读出的良好驱动力。

微处理器中使用到的寄存器文件常用的位单元设计方法如下：

1、采用类似于SRAM的双端读写位单元电路，如果不使用读写共享，则每增加一个读出或者写入端口，相应的存储体上就要增加两个读出或者写入管，图1是两读一写端口的双端读写位单元电路。

图中PMOS管P1，P2和NMOS管N1，N2构成存储核心单元，NMOS管Nr0，Nr1和Nw0分别为两个读数据选通管，和写数据选通管。RE0为第0读端口使能信号，RE1为第1读端口使能信号；RD0为第0读端口读出信号，RD0_NOT为第0读端口读出信号取反值，RD1为第1读端口读出信号，RD1_NOT为第1读端口读出信号取反值；WE0为第0写端口使能信号，WD0为第0写端口写入信号，WD0_NOT为第0写端口写入信号取反值。

采用这样的存储位单元结构，随着寄存器文件向着大规模、多端口方向发展，一方面大规模的发展趋势将引起读出管驱动的负载加大，这可能需要增大读出管尺寸，另一方面，读出端口数目也在不断增多；而在核心位单元中存在着如下驱动链关系：读写译码器分别驱动读出和写入管、读出管驱动读出负载、存储体驱动读出管、写入管驱动存储体。这样为了保持性能不降低，需要依次增大存储体、写入管、读写译码单元尺寸，一方面致使版图实现不利，另一方面增大了寄存器文件输入地址信号、写数据信号、时钟信号和读写使能信号的负载，对全局电路实现不利。

2、采用寄存器文件通常使用的单端读写核心位单元结构，如图2所示，

与双端读写单元不同，这种三态位单元结构在进行读出操作时，三态存储体反馈存值，保证读出；在进行写入操作时，使能信号EN将NMOS管N3关断，从而关断三态存储体，完成无竞争的写入操作。因此，这种三态位单元结构读和写都只需要对一端操作即可完成，当需要增加读写端口时，每个端口只需要增加一个读出管或者写入管，这种结构虽然可以大大减小版图面积，但是也存在着通常设计结构1中所说的驱动链问题，引起相同的设计不利因素。因此需要对包含读写存功能的核心位单元进行改进，弱化驱动链问题带来的不利因素，利用驱动链有利的一面，减小尺寸逐增影响。

发明内容

本发明要解决的问题就在于：针对现有技术存在的技术问题，本发明提供一种能够能够减小核心单元的驱动负载，从而有利于减小核心单元的面积，同时保证数据被正确读出的多读端口寄存器文件级驱动位单元电路。