[发明专利]早期HSS RX数据采样的方法和电路

说明书

技术领域

本发明涉及数字时钟电路，更特别地，涉及一种用在串行-并行通信中的时钟电路。

背景技术

在许多计算机系统中，在专用集成电路(ASIC)和定制集成电路里使用高速串行器-解串器(HSS)内核，以用于来自处理器-处理器的装置和处理器-输入/输出的装置的通信。HSS内核的接收部分接收一个(或多个)高速串行数据线(lane)并把每一个数据线(lane)转换为频率低得多的并行数据。如图1A中所示，在一个例子中，一个具有代表性的现有HSS内部接收(Rx)接口由时钟(RxDCLK)和并行数据总线(RxD(7:0))组成。(应该注意的是，8位宽总线的使用仅仅是作为例子来使用)。解串器10从串行数据流接收数据并把该数据的单元放置在并行总线上。每一次新的单元被放置在并行总线上时，时钟12发出RxDCLK信号，指出在并行总线上的数据是有效的。假定RxDCLK信号缺少足够的能量去激活典型地访问数据的所有装置，则不得不由时钟树16重复(repeat)时钟。时钟树16包括产生来自时钟12的RxDCLK信号的复制的递增级数的重复器18，以预定的时间量延迟。当每一个连续的重复器18的延迟被加在一起时，大量的树延迟通过系统被传播。

采用装置14进行数据采样是有问题的，因为在时钟树的一个终点所重复的时钟信号具有相对于由时钟12所产生的原始RxDCLK信号的大量延迟。如图1B中所示，在时序图20中，RxDCLK信号加上树延迟的前沿可以在RxDCLK信号自身的前沿之后的半个时钟周期或更多。当发出RxDCLK信号加上树延迟的前沿时，如果装置14读取前沿上的数据，那么并行总线上的数据就是无效的。

回到图1A，一个解决这个问题的现有方法是把与树延迟相等的延迟20加入到并行数据中，从而与时钟树的延迟匹配。从图1B中可以看出，这导致并行总线上的数据(RxD(7:0)+数据延迟)与RxDCLK信号加上树延迟对齐。

这个解决方法具有几个缺点，包括：(a)需要额外的单元(cell)用以延迟每一个数据信号；(b)在芯片的物理设计中要求手动干涉，以保证加入到并行数据路径的延迟按正确的量结束以与时钟树延迟相匹配，并且需要管理两个相对长的路径的变化；及(c)加入到并行数据的延迟增加了接口的整体滞后。

因此，需要一个系统，该系统中并行数据可以由多个具有最小滞后的装置读取。

发明内容

本发明克服了以前的技术的缺点，一方面，本发明是以并行格式读取来自串行数据源的数据的方法，其中，通过放置多个预定的数据单元到并行总线上以及当该多个预定单元的每一个在并行总线上为有效时发出解串时钟，对来自串行数据源的数据进行解串。在发出每一个解串时钟之后的预定的时间量，产生延迟的时钟脉冲。重复每一个延迟的脉冲以产生对应于每一个延迟的脉冲的终点重复时钟脉冲，其中预定的时间量是这样的时间量，该时间量保证当发出每一个终点重复时钟脉冲时并行总线上的每一个预定的数据单元是有效的。

另一方面，本发明是访问来自使用时钟树的系统中的数据源的数据的方法，其中，周期性地产生读取脉冲。重复读取脉冲以产生多个周期终点重复时钟脉冲。在重复步骤前延迟该读取脉冲，以使每一个终点重复时钟脉冲以预定的时间量相对于相应的读取脉冲被延迟。

还有另一方面，本发明是促进在响应串行数据流并将数据放置于并行总线上的解串器与使用并行总线的数据通信中的装置之间进行的通信的数字通信电路。该电路包括解串时钟、延迟单元和时钟树。每一次在并行总线上的数据为有效时，解串时钟周期地发出时钟读取脉冲。延迟单元从解串时钟接收时钟读取脉冲并周期地发出相应的延迟的时钟脉冲。该延迟的时钟脉冲以预定的周期相对于时钟读取脉冲被延迟。因此，重复延迟的时钟脉冲的时钟树周期地发出多个终点重复时钟脉冲。每一个终点重复时钟信号具有基本上同步的前沿。选择预定的时间量以使得当并行总线上的数据有效时发出每一个终点重复时钟信号，从而使得该装置可以读取来自并行总线的数据。

根据下面结合附图对优选的实施例所进行的详细描述，本发明的这些及其它方面会很明显。对于本领域技术人员很显然的是，可以实现本发明的许多变化和修改而不背离所公开的新颖概念的精神和范围。

附图说明

图1A是在读取解串数据中所使用的时钟机制的典型的现有技术的方框图。

图1B是与图1A中所示的现有技术系统相关的时序图。

图2A是根据本发明的时钟机制的示例性的实施例的方框图。

图2B是与图2A中所示的机制相关的时序图。

具体实施方式