[发明专利]集成电路的时序、噪声和功率分析

说明书

相关申请

【0001】本申请要求于2005年10月24日提交的编号为60/729,555 的美国专利申请的权益。本申请涉及两个于2004年11月8日提交的编号 为10/984,210和10/984,443的美国专利申请，这两个申请都要求两个于 2003年11月6日提交的编号为60/517,684和60/517,664和于2004年4月2 日提交的编号为60/559,267的美国专利申请的权益。

技术领域

【0002】本文公开的内容一般涉及集成电路的制作。特别地，这 里公开的内容涉及用于制造集成电路器件或芯片的系统和方法。

背景技术

【0003】集成电路(IC)器件的制造引入了器件电路内的畸变。 图1示出了依照现有技术的绘制设计数据102与制造的芯片上得到的 制造变化104的比较。这个比较通过示出所述绘制的设计数据102和 制造后在在硅片上获得的相应图像104示出了制造变化对设计的影 响。从这个绘制的设计数据102与由此得到的硅片上的图像104的比 较可以明显地看出在制造过程期间形状发生了变形。当在硅片上实施 时，这些形状变形可以导致对应于设计的电路的行为与预期不同。如 果这些制造变化可以在设计分析阶段被获取，就存在增加的设计行为 可预见性，因此存在增加的设计成功的机会。因此，存在对在IC设计 过程期间预测制造变化的集成的设计-制造过程的需要。

附图说明

【0004】图1示出依照现有技术的绘制设计数据与由此得到的制 造芯片上制造变化的比较。

【0005】图2是依照一个实施例的在IC的分析中集成或合并制造 变化的流程图。

【0006】图3示出依照一个实施例的实际绘制形状和预测由制造 产生的相应的预测形状。

【0007】图4示出制造期间导致的主动扩散(active diffusion)层 和多晶硅层之间的处理未对准。

【0008】图5示出制造期间导致的接触层和多晶硅层之间的处理 未对准。

【0009】图6示出带有曼哈顿几何构形的MOS晶体管的参数化表 示。

【0010】图7示出通过包围盒参数表示的带有形状变形或变化的 MOS晶体管。

【0011】图8示出依照一个实施例的模拟器件变化的流程图。

【0012】图9示出通过使用理想绘制布置图形状计算的分布式RC 网络电子连接的两个曼哈顿形状导线。

【0013】图10示出依照一个实施例的由相应RC参数注释的形状 变形引起的在空间变化下带有寄生改变(ΔR和ΔC)的互连。

【0014】图11示出依照一个实施例的包括两个子节的分节互连， 所述两个子节带有子节宽度(w₁，w₂)和长度(l₁和l₂)表示的形状变 化。

【0015】图12示出依照一个实施例的分割成板的互连子节。

【0016】图13示出依照一个实施例的用于用在预特性化电容中的 参数化的相邻导线结构。

【0017】图14是依照一个实施例的用于相对于相邻导线和地线特 性化互连电容的电容等式的(参数化)表。

【0018】图15是依照一个实施例的用于把制造变化(例如器件变 化、互连变化等)合并到集成电路时序和信号完整性(噪声)分析的 流程图。

【0019】图16A示出表现出额定(或标称)延迟t_d和跳转t_s的带 有额定器件参数和导线寄生效应的标准单元。

【0020】图16B示出依照实施例的带有器件参数和导线寄生效应 的考虑制造变化的已修改单元，其表现出修改的延迟t_d和跳转t_s。

【0021】图17A示出带有额定器件参数和导线寄生效应的标准单 元，在其输出处展示由于输入噪声和开关干扰造成的额定噪声。

【0022】图17B示出依照实施例的考虑制造变化的带有修改的器 件参数和导线寄生效应的已修改单元，在其输出处展示由于输入噪声 和开关干扰造成的已修改噪声。

【0023】图18是依照实施例的用于把制造变化(例如器件变化、 互连变化等)合并到集成电路漏泄功率分析的流程图。