[发明专利]用于堆栈式寄存器堆的寄存器保存引擎的后备存储缓冲器

说明书

技术领域

本发明大体来说涉及处理器领域，且更特定来说涉及用于堆栈式寄存器堆架构中 的寄存器保存引擎的后备存储缓冲器。

背景技术

RISC处理器的特征是相对较小的指令集，其中每一指令执行单个指令，例如， 算术、逻辑或载入/存储操作。算术及逻辑指令从一个或一个以上通用寄存器(GPR) 获得其操作数并将其结果写入到所述通用寄存器。GPR是架构式寄存器。也就是说， 其包括以指令集架构明确识别且由指令直接寻址的离散存储器位置。

GPR在硬件中通常实施为高速、多端口寄存器阵列，每一寄存器均具有所述指令 集所界定的字宽(例如，32或64个位)。此物理寄存器阵列称作物理寄存器堆。在直 接映射的寄存器实施方案中，所述物理寄存器堆中寄存器的数目与架构式GPR的数目 精确地匹配，且每一逻辑GPR识别符均映射到一特定硬件寄存器。为获得较高性能， 且为支持超标量管线，许多调制解调器处理器将逻辑GPR识别符从物理寄存器堆中的 物理寄存器去耦。寄存器重命名、缓冲器重排序等等是所属技术领域中已知的用于将 逻辑GPR识别符从物理寄存器去耦的技术。无论是直接映射还是重命名，跨越许多软 件程序管理物理寄存器堆是一个设计挑战，且通常是一个性能瓶颈。

多数现代软件在本质上都是模块化的。也就是说，一个程序可“调用”或将控制 转移给另一程序(可不同地称作：函数、子例程、子模块等等)。所调用的程序又可调 用另一程序，依此类推，从而导致程序嵌套，通常到一相当大的深度。在处理器的执 行期间，每一程序(也称作上下文)均分配有某些处理器资源，其中包含若干GPR。 分配给程序的GPR数目可通过编译器对所述程序中指令的分析来确定，且可介于从少 数GPR到整个架构式集合的GPR的范围内。当第一程序调用第二程序(也称作上下 文交换)时，所述第一(或调用)程序变为不活动，而所述第二(或被调用)程序分 配有单独的资源(其中包含其自身的GPR组)并开始执行。当第二程序完成执行时， 将其资源解除分配、将资源重新分配给调用程序(如果必要)、且调用程序再继续执行。

在某些现有技术处理器(例如英特尔(Intel)i～960)中，上下文交换或新程序促 使所述处理器将物理寄存器堆的全部内容存储到存储器，从而使所述新程序可获得整 个物理寄存器堆。当被调用程序完成执行并将控制返回到其调用程序时，先前保存的 寄存器值恢复到物理寄存器堆，且调用程序的执行继续。将物理寄存器堆内容保存到 “后备存储器”，例如系统存储器(RAM)。当所述后备存储器包括芯片外RAM时， 为减轻每一上下文交换的多个芯片外存储器存取的性能影响，一处理器可提供一个或 一个以上“影子”或“高速缓存”寄存器堆(其可包括实际寄存器或者可包括芯片上 高速缓冲存储器)用以存储物理寄存器堆的内容。然而，即使在影子寄存器存储装置 的情形下，也必须一次性地存储/检索整个物理寄存器堆，从而施加性能冲击。

一种由许多调制解调器处理器采用的消除一次性存储及检索整个物理寄存器堆 的需要的技术称作堆栈式寄存器堆架构，在堆栈式寄存器堆架构中，高级处理器控制 器将物理寄存器堆视为具有无限深度的逻辑堆栈。通过在程序被调用时向所述程序递 增地分配寄存器并在必要时保存先前分配的寄存器的内容来将此逻辑无限堆栈实施于 物理寄存器堆中。

图1绘示代表性堆栈式寄存器堆架构实施方案的功能性方块图。物理寄存器堆1 包括高速多端口物理寄存器阵列，所述阵列包含至少与指令集架构中存在的GPR一样 多的寄存器。例如，物理寄存器堆1可包括从底部的物理寄存器0(PR0)到顶部的物 理寄存器127(PR127)范围内的128个寄存器。两个逻辑指针实施堆栈管理：堆栈顶 部指针及保存/恢复指针。

最初将这两个指针设定为PR0。随着程序被调用并向其分配寄存器，所述堆栈顶 部指针向上移动。当几乎所有可获得的物理寄存器均已被分配，且一新调用程序需要 的寄存器数目多于物理寄存器堆1中剩余的未经分配的寄存器数目时，所述堆栈顶部 指针将“绕回”，且开始从物理寄存器堆1的底部分配寄存器，从PRO开始。然而， 在此发生之前，必须将物理寄存器堆1底部充足数目的寄存器的内容保存到后备存储 器3，例如系统存储器(RAM)。