[发明专利]并入SOC分层设计的定时约束

说明书

背景技术

很多设计，尤其是基于平台的逻辑设计，具有很大比例的可重 复使用知识产权(IP)模块。这些IP模块形成了可用于更大型设计 的预设计功能模块。当把这些IP模块提供给设计综合者时，他们具 有几种不同类型的信息。这些不同类型信息中的一种是一组定时约 束。

电子设计自动化(EDA)工具要求对它们正在工作的实体进行定 时约束。这可以是针对整个设计的，或其可以是合并到设计内的中间 层分层模块(chiplet)。这些实体通常不对应单个IP模块。需要定 时约束的EDA工具的示例是物理合成、布局布线和定时分析。这些均 工作在chiplet层次或全芯片层次，这也就是他们需要约束的层次。 通常约束不针对整个设计存在，而针对设计内的分离的IP模块存在。 需要有效的方法来合并这些分离的约束，以使它们针对更高的层次。

现存工具例如通过定时预算可以操纵针对整个设计的约束，从 而为chiplet或更低的设计层次创建约束。但是现存工具不能从较低 层次的定时约束得出一组针对设计的较高层次的定时约束。当前，这 必须手动完成。由于只有一些定时约束需要被传播到较高层次，所以 这不是简单的级联过程。这是耗时的、易出错的过程，经常需要几个 人花几个星期才能完成和验证。只要改变设计使输入稍微不同就要重 复该过程。

发明内容

在此所公开和所申请的本发明，一方面其包括一种方法，该方 法将定时约束从较低层次设计模块传播到较高层次设计模块。对包含 多个设计模块的电路进行设计，使多个设计模块的每一个均具有与其 相关的一组定时约束。根据已被建立的传播规则集，由与多个设计模 块的每一个相关每组定时约束来为该电路创建定时约束的复合组。

附图说明

连同以下附图，参考接下来的详细描述，可获得关于本发明的 方法和设备的更完整的理解，其中：

图1是设计操纵系统的框图；

图2图示了类型I定时约束的实施；

图3图示了类型II定时约束的实施；

图4是图示了类型III定时约束的传播的流程图；以及

图5是图示了类型III定时约束的冲突分解的流程图。

具体实施方式

现在参见附图，尤其参见图1，其描述了在设计操纵系统内实施 的本发明系统。在被称为设计操纵系统(DMS)102的计算机程序中 已经实现了本公开。DMS系统102能够采用各种现存IP模块的组合 来设计系统。生成的设计将根据各种已建立的定时约束104来进行工 作，DMS系统102还利用其他设计功能106。

在此，根据在SDC(Synopsis Design Constraint，Synopsis 设计约束)格式中定时约束的实施来描述定时约束。具有四种定时约 束。类型I定时约束108取决于定义该类型定时约束所针对的模块。 类型I定时约束包括，但不限于，诸如set_input-delay、set_load 或set_driving_cell之类的约束。虽然不总是，但是它们经常是根 据IP模块的端口来定义的。如果在层次化设计中举例说明了IP模块， 则这些定时约束应该从前后关系推断出来，除了当它们直接映射到较 高层次的边界时。

类型II定时约束110不取决于实例前后关系。这些约束包括， 但是不限于，set_case_analysis、set_false_path和set_multicy cle_path。可根据IP模块的端口、较低层次IP模块或叶单元的实例 管脚、网或时钟，来定义这些定时约束。这些定时约束不能由前后关 系推断出来，并且必须被传播到设计的更高层次。

类型III定时约束112不能由前后关系推断出来，但可能与来 自前后关系的约束冲突，这种类型的约束是诸如create_clock或cr eat_generated_clock之类的约束。通常IP模块具有由输入管脚定 义的时钟约束，该时钟约束的周期对应于IP模块将运行的最大频率。 在系统中，这个输入管脚可与用不同频率定义的时钟连接。最后，类 型IV定时约束没有分层源点。这些约束的示例包括，但不限于set_ wire_load_model或set_operating_conditions。