[发明专利]并入SOC分层设计的定时约束无效

专利信息
申请号: 200680044499.X 申请日: 2006-11-30
公开(公告)号: CN101317179A 公开(公告)日: 2008-12-03
发明(设计)人: 朱迪思·理查森;尼兰詹·A·普塔斯瓦米 申请(专利权)人: NXP股份有限公司
主分类号: G06F17/50 分类号: G06F17/50
代理公司: 北京天昊联合知识产权代理有限公司 代理人: 陈源;张天舒
地址: 荷兰艾*** 国省代码: 荷兰;NL
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摘要:
搜索关键词: 并入 soc 分层 设计 定时 约束
【权利要求书】:

1.一种将定时约束从较低层次设计模块传播到较高层次设计模 块的方法,其包括以下步骤:

设计包含多个设计模块的电路,多个设计模块中的每一个均具 有与其相关的一组定时约束(104);以及

根据已经建立的传播规则集,由与多个设计模块中的每一个相 关的每组定时约束来为所述电路创建定时约束(104)的复合组。

2.根据权利要求1所述的方法,其中所述创建步骤还包括解决 与多个设计模块中的每一个相关的多组定时约束(104)之间的冲突 的步骤。

3.根据权利要求1所述的方法,其中所述创建步骤还包括以下 步骤:

对于取决于与定时约束相关的模块实例(204)的定时约束 (108),确定用于一个定时约束的源点的连接云;

确定所述连接云是否到达了电路的至少一个设计模块(204)的 边界;

如果所述连接云到达了所述电路的至少一个设计模块(204)的 边界,则将所述定时约束(108)传播到下一设计模块(212);以及

如果所述连接云未到达所述电路的至少一个设计模块(204)的 边界,则删除所述定时约束(108)。

4.根据权利要求1所述的方法,其中所述创建步骤还包括以下 步骤:对于不取决于实例前后关系的定时约束(110),沿路径传播 定时约束(110),直到至少到达时钟控制元件、顶层设计的端口或 所述路径的另一部分中的一个。

5.根据权利要求1所述的方法,其中所述创建步骤还包括以下 步骤:

对于不能被推断出的定时约束(112),确定定时约束是时钟约 束还是常量约束;

如果所述定时约束(112)是时钟约束;

从初始源向回跟踪所述定时约束(112)到驱动源;

将所述定时约束(112)从所述驱动源向前传播到所述定时约束 (112)控制的所有时钟控制实例;

如果所述定时约束(112)是常量约束;以及

则将所述定时约束(112)从所述初始源向前传播到所述定时约 束(112)控制的所有时钟控制实例。

6.根据权利要求1所述的方法,其中所述创建步骤还包括以下 步骤:

对于不具有分层源点的定时约束(114),确定定时约束(114) 是否具有多个不同的值;以及

如果所述定时约束(114)具有多个不同的值,则传播最具有限 制性的值。

7.根据权利要求1所述的方法,其中所述创建步骤还包括由已 定义的定时约束(104)创建延时约束的步骤。

8.根据权利要求1所述的方法,其中所述创建步骤还包括用内 部或外部产生的时钟约束来取代从其他设计模块跟踪的时钟约束。

9.一种设备,用于将定时约束从较低层次设计模块传播到较高 层次设计模块,其包括:

计算机可读介质,其包含机器可读代码,所述机器可读代码对 通用计算机进行配置以:

设计包含多个设计模块的电路,多个设计模块中的每一个均具 有与其相关的一组定时约束(104);以及

根据已经建立的传播规则集,由与多个设计模块中的每一个相 关的每组定时约束来为所述电路创建定时约束(104)的复合组。

10.根据权利要求9所述的设备,其中所述机器可读代码进一 步对通用计算机进行配置,以解决与多个设计模块中的每一个相关的 多组定时约束(104)之间的冲突。

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