[发明专利]用于刻蚀工艺的线尺寸控制的方法和系统

说明书

技术领域

本发明涉及集成电路制造的领域；更具体地，其涉及等离子体刻蚀工具中用于刻蚀线尺寸控制的方法和系统。

背景技术

应用于制造集成电路的工艺步骤之一是等离子体刻蚀。在等离子体刻蚀中，构图的掩模形成在将要被刻蚀和暴露于等离子体刻蚀工具中产生的刻蚀物的层(在半导体基板上)上方，该等离子体刻蚀工具去除了没有受到构图的掩模保护的层。如此刻蚀的结构的尺寸控制对集成电路的良好性能很重要，并且受到覆盖腔体和等离子体刻蚀工具的腔体内夹具的刻蚀副产物聚合物的量的影响。然而，随着在工具中刻蚀越来越多的基板而腔体被过多的聚合物覆盖，使刻蚀尺寸控制恶化。因此，等离子体刻蚀工具必须定期地清洁以去除过多的聚合物，并调节等离子体刻蚀工具以恢复刻蚀尺寸控制所需的最小量聚合物。然而，清洁和调节它们自身也能影响线尺寸控制。

因此，存在对于考虑了腔体清洁和调节效应的用于刻蚀线尺寸控制的方法和系统的需求。

发明内容

本发明利用从第一等离子体刻蚀或反应离子刻蚀(RIE)工具的等离子体腔体上次进行清洁和调节起追踪总射频(RF)功率开通时间，从而在下层的第二等离子体刻蚀或RIE之前调节掩模特征修整工艺的刻蚀时间，以达到通过第二等离子体刻蚀或RIE控制由下层形成的特征的特征尺寸的目的。

本发明的第一方面为一种方法，包括：测量在基板上的层的顶表面上形成的构图掩模层的掩模特征以获得掩模特征尺寸值；和计算构图掩模层的掩模修整等离子体刻蚀时间，基于掩模特征尺寸值、掩模特征尺寸目标值、从发生在用于等离子体刻蚀所述层的等离子体刻蚀工具的一个腔或多个腔中的事件起所选的射频功率开通总时间以及在等离子体刻蚀所述层期间由没受到掩模特征保护的层形成的层特征的刻蚀偏差目标。

本发明的第二方面为工艺控制系统，包括：微处理器和连接以与处理器通信的存储单元。存储单元包括指令，当执行该指令时则实施用于控制等离子体刻蚀工艺的方法。该方法包括微处理器实施以下步骤：确定构图掩模层的掩模特征的掩模特征尺寸，该构图掩模层形成在基板上的层的顶表面上；和计算用于构图掩模层的掩模修整等离子体刻蚀时间，基于掩模特征尺寸值、掩模特征尺寸目标值、从发生在用于等离子体刻蚀层的等离子体刻蚀工具的一个腔或多个腔中的事件起所选的射频功率开通总时间以及在等离子体刻蚀层期间由没受到掩模特征保护的层形成的层特征的刻蚀偏差目标。

本发明的第三方面为处理控制系统，包括：掩模修整刻蚀时间算法解算器，适于产生掩模修整等离子体刻蚀时间且与前馈控制器连接，该前馈控制器适于将掩模修整等离子体刻蚀时间集成入等离子体刻蚀工具工艺配方；射频功率开通控制器，适于收集等离子体刻蚀工具射频功率开通时间，和存储射频功率开通时间的运行总量，并且与适于存储射频功率开通时间的运行总量的数据存储单元连接；掩模修整刻蚀时间算法更新器，连接在数据存储单元和掩模修整刻蚀算法解算器之间并且适于将射频功率开通时间的运行总量传送到掩模修整刻蚀时间算法解算器。

附图说明

本发明的特征在所附的权利要求中阐述。然而，结合附图并参考随后对说明的实施例的详细描述将最好的理解发明本身，其中：

图1A至1E为说明依照本发明的示范性制造刻蚀线的截面图；

图2A至2E为说明依照本发明的可选实施例制造刻蚀线的截面图；

图3为依照本发明制造期间半导体基板的俯视图；

图4为依照本发明的示范性等离子体刻蚀工具的示意图；

图5为依照本发明的示范性统计过程控制(SPC)图；

图6为依照本发明的等离子体刻蚀工具中刻蚀线尺寸控制方法的流程图；和

图7为依照本发明的等离子体刻蚀工具中刻蚀线尺寸控制的系统构造的系统图。

具体实施方式

术语等离子体刻蚀将被用于本发明的说明书的全文。术语等离子体刻蚀可理解为包括产生引导到将刻蚀的材料表面的电荷或中性基团物质的全部工艺，这些工艺包括，但不限于，例如前面提到的RIE和化学顺流刻蚀(DCE)的工艺。等离子体刻蚀工艺为一种工艺，其中在低压下产生等离子体，将刻蚀剂导入等离子体中，刻蚀剂被离子化或基团化且离子或基团物质能与将刻蚀的材料发生反应。

本发明将描述为将发明应用于在半导体基板上刻蚀多晶硅栅结构，但应该理解的是本发明可应用于在等离子体刻蚀工艺中可刻蚀的任意材料的层刻蚀。