[实用新型]一种可变长度编码电路

权利要求书

1.一种可变长度编码电路，包括D触发器，模式选择模块，计数器，地址输入模块和高电平脉冲产生模块，其特征在于：高电平脉冲产生模块，模式选择模块，计数器和地址输入模块分别逻辑连接，所述高电平脉冲产生模块的输出信号clr_c与rSt_信号或非运算后与一D触发器的CLR端相连，同时一clr_S01信号和clr_c信号或非运算后与两个D触发器的CLR端相连，其余D触发器的CLR端连接rSt_反相后的输出信号，所述D触发器的Q端为电路信号的输出端，所述模式选择择模块包含两个输入端SEL0和SEL1。

2.根据权利要求1所述的一种可变长度编码电路，其特征在于所述可变长度编码电路采用5个D触发器输出，每个D触发器的Q端作为信号输出端，D触发器的D端与其Q_端连接，每个D触发器的Q端分别作为计数器的输出端，第一D触发器的Q_端接第二触发器的CP端；第二触发器的Q_端接第三触发器的CP端；第三触发器的Q_端和一RS触发电路的输出信号相与输出接到第四触发器的CP端；第四和第五两个触发器的CLR端接rSt_反相后的输出信号，第三触发器的CLR端接clr_c和rSt_相或非的输出，clr_c与clr_S01信号相或非的输出接第一和第二两个触发器的CLR端。

3.根据权利要求1所述的一种可变长度编码电路，其特征在于所述的高电平脉冲产生模块包含一个D触发器，D触发器的D端接电源端，计数器的输出信号经过逻辑门电路运算后，产生信号dataclr，其与D触发器的clk端相连，再经过一个非门后产生的dataclr_＝0与clk_端相连，D触发器的CLP端与信号dataclr和计数器的一个输出信号通过两个或非门运算后的结果连接，D触发器的Q非端和模式选择模块的输出信号相或非产生clr_c信号；当模式选择模块的两个输入信号SEL0＝SEL1＝0时，经过与非和非运算后，输出信号Saddr0＝Saddr1＝0，再由或非门输出＝1，clr_c始终等于0，此时选择100万组地址；当SEL0或者SEL1二者之间有一个为1时，或非门输出＝0，放开对clr_c的限制；当前20位地址走完后，在计数器的输出信号S0～S4的作用下，通过逻辑运算，信号dataclr会输出高电平，dataclr_＝0并保持，D触发器Q_端会输出0，则clr_c＝1；经过所述RS触发电路，其输入信号为clr_c信号和S2信号，逻辑运算后S2变为0，在S2和dataclr_的共同作用下，另一或非门输出＝1，D触发器复位，使其Q_端＝1，则clr_c等于0，产生高电平脉冲信号。

4.根据权利要求1所述的一种可变长度编码电路，其特征在于所述的地址输入模块包含有24位地址输入端口。

5.根据权利要求2所述的一种可变长度编码电路，其特征在于所述RS触发电路包括一个三输入的或非门和一个两输入的或非门，三输入或非门的两输入端分别为clr_c信号和rSt_信号，第三输入端与另一两输入或非门的输出端连接，另一个两输入或非门的输入信号分别为三输入或非门的输出信号和S2信号，用于通过clr_c作用的逻辑输出与信号S2作用再控制clr_c。

6.根据权利要求1所述的一种可变长度编码电路，其特征在于还包括一熔丝烧调电路，熔丝烧调电路内的每一个熔丝点的一端与地址输入模块的输入端口对应连接，另一端与地公共端连接；计数器的输出信号作为地址输入模块的选择信号，用以使地址位逐步输出。

7.根据权利要求6所述的一种可变长度编码电路，其特征在于所述的熔丝烧调电路的熔丝点的个数为24个，最多可完成24位编码长度的地址。

8.根据权利要求1所述的一种可变长度编码电路，其特征在于所述clr_S0l信号的产生电路的输入信号S1_通过一个非门后的信号作为第一与非门一个输入信号，模式选择模块的输出结果Saddr0和Saddr1相或非后的结果作为第一与非门的另一输入信号，再相与非得出结果，作为第二或非门的一输入信号；输入信号S0_和S1相或非后的结果作为第三与非门的一输入信号，模式选择模块的输出结果Saddr0和Saddr1相或非后的结果作为第三与非门的另一输入信号，再相与非后，作为第二与非门的另一输入信号，通过第二与非门运算后的结果作为第六与非门的一输入信号；输入信号S0_和S1_与非后的输出作为第四与非门的输入信号，该与非门的另一输入端与第五与非门的输出端连接，第五与非门的输入端为S2信号，该与非门的另一输入端接第四与非门的输出，该输出结果作为第六与非门的另一输入；最后通过第六与非门后的结果与输入信号dataclr_信号相或非输出结果；当选择20位或者24位地址时，此信号无效；当选择22位，23位或者24位时，S2～S0从00计数到01或者02时，该信号会产生一高电平脉冲信号，使S1～S0清零。