[发明专利]多IP模块的系统结构及多IP模块读数据的方法

说明书

技术领域

本发明涉及一种多IP模块的系统结构，本发明还涉及一种多IP模块进行读数据的方法。

背景技术

微控制器芯片设计中总线架构的设计技术决定了芯片系统集成时所能采用的方案，也会对于系统的性能造成直接影响，同时它也限定了对应的外围IP(智核)模块的总线部分的设计方法。

目前通常的微控制器核都已经提供了读写分开的数据总线方案，如图1所示，其中读数据总线和写数据总线都是并联连接至每个IP模块。由于基于此设计的每个IP模块中对于寄存器的写都会包含了地址判等电路，所以数据写的部分电路实现都较为统一，但是读功能实现中由于有多个IP会供给处理器核数据，此时便有一个总线挂接的方法的选择问题。通常的做法是采用内部三态总线来实现数据的读操作，将不进行数据读取的IP模块的读端口设置为高阻态，防止对其他工作的IP模块产生影响，这样各个IP模块便可直接挂接到同一个处理器的读总线上。如图1所示，为了实现三态总线读数据的操作，系统中还需要有总线保持器等附加电路对三态总线的状态进行控制。

尽管这种方法可有效解决挂接多个IP时的总线冲突问题，但由于使用了三态总线会带来以下缺点：其一，必需使用总线保持技术；其二，使用三态总线会导致整个系统功耗增加。

发明内容

本发明所要解决的技术问题是，提供一种多IP模块的系统结构，能够避免使用三态数据总线，并且简化系统的结构，降低系统功耗。

为解决上述技术问题，本发明多IP模块的系统结构的技术方案是，包括多个IP模块、地址总线、读数据总线和写数据总线，所述每个IP模块各包括有数据写端口、数据读输入端口和数据读输出端口，所述写数据总线并联接入各IP模块的数据写端口，所述各IP模块按顺序依次排列为IP1、IP2直到IPn，所述读数据总线连接到最后一个IP模块IPn的数据读输出端口，排序后的所有IP模块中，相邻后一个IP模块的数据读输入端口与前一个IP模块的数据读输出端口相连接。

本发明所要解决的另一技术问题是，提供一种利用上述多IP模块的系统结构实现的读数据的方法，能够不使用三态数据总线对数据进行读取，降低系统功耗。

为解决上述技术问题，本发明多IP模块读数据的方法的技术方案是，包括如下步骤：

(1)通过地址总线将要读取数据的地址发送给各IP模块；

(2)各IP模块进行地址译码，与该地址对应的IP模块的地址译码电路根据该地址，控制该对应的IP模块的选择器选择将该对应的IP模块的数据输出给数据读输出端口；与该地址不对应的IP模块的地址译码电路根据该地址，控制该不对应的IP模块的选择器选择将该不对应的IP模块从数据读输入端口输入的数据输出给数据读输出端口。

本发明通过上述多IP模块读数据的方法，避免使用三态总线，实现了IP模块读数据的操作；而本发明多IP模块的系统结构，其数据总线也没有采用三态数据总线，大大降低了技术难度，简化了系统结构，降低了系统功耗。

附图说明

下面结合附图和实施例对本发明作进一步详细的说明：

图1为现有的多IP模块的系统结构的示意图；

图2为本发明多IP模块的系统结构的示意图；

图3为各IP模块内端口连接的结构示意图。

具体实施方式

本发明多IP模块的系统结构可参见图2和图3所示，包括多个IP模块、地址总线、读数据总线和写数据总线，所述每个IP模块各包括有数据写端口、数据读输入端口和数据读输出端口，所述写数据总线并联接入各IP模块的数据写端口，所述各IP模块按顺序依次排列为IP1、IP2直到IPn，所述读数据总线连接到最后一个IP模块IPn的数据读输出端口，排序后的所有IP模块中，相邻后一个IP模块的数据读输入端口与前一个IP模块的数据读输出端口相连接。例如，IP1的数据读输出端口连接到IP2的数据读输入端口，IP2的数据读输出端口连接到IP3的数据读输入端口。