[发明专利]以高性能方式从CPU或处理单元中访问物理存储器的方法和装置

权利要求书

1.一种微处理器，包括：

用以解码第一和第二指令的解码逻辑模块，其中所述第一指令将包括对线性地址的引用，而所述第二指令将包括对第一物理地址的引用；

线性地址至物理地址翻译逻辑模块，用以将所述线性地址翻译成第二物理地址并将所述第二物理地址的表示提供给接口逻辑模块；以及

物理寻址逻辑模块，用以持有第一存储器类型的表示并根据第一存储器类型的所述表示将所述第一物理地址的表示直接提供给所述接口逻辑模块，不禁用所述线性地址至物理地址翻译逻辑模块。

2.如权利要求1所述的微处理器，其特征在于，所述第一物理地址包括相对基物理地址的偏移，所述第一物理地址的表示包括用于访问存储单元的全物理地址，并且所述物理寻址逻辑模块包括用于将所述偏移翻译为所述全物理地址的翻译逻辑模块。

3.如权利要求1所述的微处理器，其特征在于，所述第一指令和所述第二指令都包含多个微操作，并且所述第一指令中的所述多个微操作之一将包括对所述线性地址的引用，而所述第二指令中的所述多个微操作之一将包括对所述第一物理地址的引用。

4.如权利要求1所述的微处理器，其特征在于，所述接口逻辑模块包括同时耦合至所述线性地址至物理地址翻译逻辑模块和所述物理寻址逻辑模块的高速缓存逻辑模块，并且所述物理寻址逻辑模块包括第一存储器类型寄存器，用于持有第一存储器类型的表示。

5.如权利要求4所述的微处理器，其特征在于，所述接口逻辑模块还包括耦合至所述高速缓存逻辑模块的外部接口逻辑模块。

6.如权利要求5所述的微处理器，其特征在于，所述第一存储器类型是可高速缓存的，并且用于将所述第一物理地址的表示直接提供给所述接口逻辑模块而不禁用所述线性地址至物理地址翻译逻辑模块的所述物理寻址逻辑模块构成用于响应于所述第一存储器类型是可高速缓存的而将所述第一物理地址的表示直接提供给所述高速缓存逻辑模块的物理寻址逻辑模块。

7.如权利要求5所述的微处理器，其特征在于，所述第一存储器类型是不可高速缓存的，并且用于将所述第一物理地址的表示直接提供给所述接口逻辑模块而不禁用所述线性地址至物理地址翻译逻辑模块的所述物理寻址逻辑模块构成用于响应所述第一存储器类型是不可高速缓存的而将所述第一物理地址的表示直接提供给所述外部接口逻辑模块的物理寻址逻辑模块。

8.如权利要求5所述的微处理器，其特征在于，还包括与所述线性地址至物理地址翻译逻辑模块相关联以持有第二存储器类型的第二存储器类型寄存器。

9.如权利要求8所述的微处理器，其特征在于，所述第一存储器类型与所述第二存储器类型相同。

10.如权利要求1所述的微处理器，其特征在于，所述第一物理地址引用系统存储器中的第一单元，所述线性地址是所述第二物理地址的虚拟表示，其引用所述系统存储器内的第二单元，所述线性地址和所述第二物理地址是不同的。

11.一种集成电路，包括：

外部接口，用于从存储器取出元素；

高速缓存逻辑模块，其与所述外部接口耦合，用于持有从所述存储器取出元素；

解码单元，用于解码引用第一线性地址的第一微操作以及引用第一物理地址的第二微操作；

耦合至所述解码单元的翻译缓冲器，用以将所述第一线性地址翻译成第二物理地址并将所述第二物理地址的表示提供给所述高速缓存逻辑模块；

第一存储器类型寄存器，其持有用于指示不可高速缓存的存储器类型的第一值；以及

耦合至所述解码单元的物理寻址逻辑模块，用以响应于所述第一存储器类型寄存器持有用于指示不可高速缓存的存储器类型的第一值而将所述第一物理地址的表示直接提供给所述外部接口。

12.如权利要求11所述的集成电路，其特征在于，所述物理寻址逻辑模块包括用以根据对所述第一物理地址的引用生成所述第一物理地址的表示的解码逻辑模块。

13.如权利要求11所述的集成电路，其特征在于，所述第一存储器类型寄存器将持有用于指示可高速缓存的存储器类型的第二值，并且所述物理寻址逻辑模块还响应于所述第一存储器类型寄存器持有用于指示可高速缓存的存储器类型的第二值而将所述第一物理地址的表示直接提供给所述高速缓存逻辑模块。