[其他]高抗干扰HP-MOS系列集成电路

说明书

为降低工业电子装置在抗干扰措施上的费用，我们研究了脉冲数字电路的抗干扰理论，提出了动态噪声容限指标，证明了高速器件不适用于干扰强速度低的场合，设计了ＨＰ－ＭＯＳ系列集成电路，其静态噪声容限接近理想值，优于Ｃ－ＭＯＳ、ＨＴＬ的抗干扰性能，外接适当电容，其抗干扰性能可与继电器相当。它可广泛用于工业控制电子装置与微型机的接口电路中，使这些装置的造价降低、可靠性提高。

本发明属于微电子学领域。

在工业电器干扰信号中，常有幅度大于线路噪声容限，而持续时间很短的干扰脉冲，当其持续时间小于某个数值时，并不引起误动作，而此值与电路本身的性能有关。为了定量描述电路自身的这种抗干扰能力，我们引入了动态噪声容限△T_N这一指标。

选一个脉冲幅度与被测电路的正常输入信号幅度相等的正方波，叠加在输入低电平上，如图1，改变其脉冲宽度△T，总可以找到一个△T_L，当△T＜△T_L时，电路工作正常，当△T＞△T_L时，电路工作不正常，△T_L就称为电路的低态噪声容限。同理，选与被测电路正常输入信号幅度相等的负方波，叠加在输入高电平上，如图2，总可以找到一个△T_H，当△T＜△T_H时，电路工作正常，当△T＞△T_H时电路工作不正常，△T就称为电路的高态动态噪声容限。

由于干扰信号是随机的，因而电路的抗干扰能力取决于△T_L和△T_H中最低者，即：

△T_И＝min（△T_L，△T_H）……①

以门电路为例说明△T_L与△T_H的物理意义。为讨论简便，我们假设输入、输出信号的上升时间t_r、下降时间t_f均为0，这时电路的导通延时时间tPHL即为△T_L，电路的截止延迟时间t_PLH即为△T_H。（参看图3）

这时电路的最高频率

f_m＝1/t_PHL+t_PLH=1/ΔT_L+ΔT_H……②

若：△T_L≤△T_H由①式得△T_N＝ΔT_L

设△T_H＝α△T（α≥1），由②式得

△T_N＝1/f_m(1+α)……③

反之，若△T_H＜△T_L时，由①式得△T_N＝△T_H

设△T_L＝α△T_H（α＞1）

由②式得出：

△T_N＝1/f_m(1+α)……④

③、④式说明△T_N与f_m成反比，可见高速器件的抗脉冲干扰能力弱。又因为α≥1，在电路f_m相同的条件下，要使动态噪声容限达到最大值，则α必为1，即要求△T_L＝△T_H。由于△T_N决定于f_m，而不决定于实际使用的频率f，（f＜f_m）;所以高速器件并不适用于干扰强、电路速度要求低的场合，因而应设计新型的低速高抗干扰集成电路，来满足这一领域的需要，以降低整机成本，提高整机抗干扰性能。

据此我们分析了P-MOS电路在工业控制应用中的优缺点。

其主要缺点是：