[发明专利]移位寄存器

说明书

技术领域

本发明涉及一种移位寄存器。在这种移位寄存器中，消除了由于由时钟和数据间的传播时差引起的竞赛而产生的误动作、使得从该移位寄存器的输出相对于振荡时钟信号的时间延迟最小以及减少了该移位寄存器的输出延迟时间差。

背景技术

当利用一些触发器(每个触发器在时钟信号的上升或下降沿接收数据)配置用于多位的移位寄存器电路以产生一个输出时可以想象到，数据传输侧的触发器起动先于数据接收侧的触发器起动的情况下，在当输入数据被数据接收侧的触发器读入时的时刻从数据传输侧的触发器的数据输出逻辑已经改变。在这种情况下，该电路发生误动作。如上述的由于从数据传输侧触发器的输出领先于从数据接收侧触发器的输出引起误动作的现象被称为“竞赛”。

在常规的技术中，时钟信号作为基准被无变形地分配在一个芯片上。因此呈树状或网状形成时钟传递路径，并提供延迟使得到多个触发器的时钟传递路径中的时钟信号延迟条件在该多个触发器中尽可能相等。这样就防止了竞赛。

另外，在数据传输侧的触发器和数据接收侧的触发器之间配备一个延迟电路以延迟从数据传输侧的触发器的数据输出。这样就防止了竞赛。

在图4中所示的常规移位寄存器中，时钟从与数据流方向相反的方向提供，因此防止了竞赛。

然而，在这些阻止移位寄存器中竞争的措施中，从触发器的输出相对振荡时钟信号的延迟时间增加。图5表示按照常规技术，时钟信号相对于具有图4所示配置的移位寄存器中的每个触发器的定时。

在用于提供时钟信号的布线中，在相邻触发器之间产生被表示成RC的寄生电容和寄生电阻。这使得时钟信号的延迟时间随离时钟缓冲器的距离而增加。在时钟输入信号C108和时钟输入信号C101之间产生一个延迟时间差td101，时钟输入信号C108输入到布置在最靠近时钟缓冲器位置的触发器108；时钟输入信号C101输入到布置在最远离时钟缓冲器位置的触发器101。例如，在一个其中包含光接收元件的半导体器件中，例如光电转换器件，由于从移位寄存器的输出相对振荡时钟信号的延迟时间增加不能实现高速运转。另外，由于在移位寄存器中产生输出延迟时差产生光接收时间上的差别并因此引起位间的不稳定。

发明内容

按照本发明的移位寄存器的特征是，使由于竞争引起的误动作能被消除；被分成一些块，每块包含多个触发器和一个时钟反相器以便使从移位寄存器的输出相对振荡时钟信号的延迟时间差最小；从相反于数据流方向供给时钟信号；以及串联安排分成块的多个基本单元。

附图说明

在附图中，

图1是表示按照本发明的实施例1的移位寄存器的电路图；

图2是表示按照本发明的实施例2的移位寄存器的布置图；

图3是关于按照本发明的实施例1的移位寄存器的定时图；

图4是表示常规移位寄存器的电路图；以及

图5是关于常规移位寄存器的定时图。

具体实施方式

按照本发明的移位寄存器使由于竞争引起的误动作被消除。通过把该移位寄存器分成使用多个触发器和一个时钟反相器的块；串联安排多个基本单元，时钟信号从与数据流方向相反的方向供给这些基本单元。因此，可以使从该移位寄存器的输出相对于振荡时钟信号的延迟时间最短并可以减小在该移位寄存器中的输出延迟时差。

图1是表示按照本发明的实施例1的移位寄存器的电路图。图3表示按照本发明的实施例1的各个信号线的定时示例。

一个触发器用作一个基本单元。在一个基本单元中，数据信号输入到数据输入端D；在输入到时钟输入端CK的时钟信号的上升或下降沿接收数据；提供用于产生输出的输出信号Q。为便于说明，在这种情况下，数据与输入到时钟输入端CK的时钟信号的上升沿同步被接收，然后输出输出信号Q。