[实用新型]内存配置

说明书

本实用新型涉及一种内存配置，尤其涉及一种其传输线利用内存区传输数据的内存配置。

内存设计中，第二级放大器(DQ BUFFER)的输出至输出放大器(OUTPUT BUFFER)的距离影响读取数据的速度。因此一般设计中均将第二级放大器放置于靠近输入/输出(I/O)的引脚(PIN)端。此种设计方式的缺点在于控制信号及行(COLUMN)地址信号线须由控制引脚端(CONTROL PIN)联接至输入/输出(I/0)的引脚(PIN)端，造成芯片面积的增加以及线路布局上的复杂度。

图1为内存读取的配置图。利用字线(WORD LINE)19选取欲使用的内存单元11，将由位线(BIT LINE)16以及反位线(INVERSE BIT LINE)17所传送的数据储存至内存单元11。当行选择信号(COLUMN SELECT SIGNAL，CSL)15致能时，将使二晶体管18导通，则内存单元11内的数据将会通过第一感应放大器(FIRST SENSEAMP)12以及第二级放大器13而到达读取引脚(RD PIN)14。

图2为数据输出的配置图，当数据由读取引脚14传来时，数据会先通过输出控制电路21，再经过二晶体管23，而由输入输出引脚22输出。

图3为数据写入的配置图。数据由输入输出引脚22输入，先经过输入控制电路31而到达写入引脚32。写入引脚再将数据通过第二级放大器13，二晶体管18以及位线16以及反位线17储存至字线19所选择的内存单元11。

图4为现有的内存配置。一个内存配置包括内存单元区41，行译码器42，列译码器43，以及第二级放大器13。控制信号及地址信号线44一端电连接至行译码器42以及第二级放大器13，另一端则电连接至一芯片的其它部分，控制信号及地址信号线44位于控制引脚端45。而第二级放大器13位于输入输出引脚端46，所述第二级放大器13可将数据经由输出放大器(output buffer)再传至输入输出引脚端46。

现有的内存配置有下列缺点：

(1)面积增加，控制信号以及行地址信号线44为避免与内存区41交错，所以须空出一空白区域给控制信号以及行地址信号线44通过。

(2)控制信号以及行地址信号线44须由控制引脚端(CONTROL PIN)45连接至输入/输出引脚端(I/O PIN)46，因此增加了线路布局上的复杂度。

针对上述现有的缺失，本实用新型的目的是提出一改善的内存配置，以减少芯片面积并可简化线路布局的复杂度。

为实现上述目的，根据本实用新型一方面的内存配置包括：包括：一内存区，为储存数据的主要区域；一行译码器，电连接至所述内存区，用以控制内存的存取；一第二级放大器，电连接至所述行译码器；以及数条控制线，经过所述内存区而电连接至所述第二级放大器。

所述内存区是由数个内存单元所组成；而所述行译码器是位在控制引脚侧，且所述第二级放大器是位在控制引脚侧，因而所述行译码器与所述第二级放大器是位于同侧；所述等控制线是利用所述内存区电连接至所述第二放大器，而所述等控制线是为一金属线，其中所述金属线是一位于最上层的金属线。

为实现上述目的，根据本实用新型另一方面的内存配置包括：一内存区，为储存数据的主要区域；一行译码器，用以控制内存的存取；一第二级放大器；以及数条地址线，经过所述内存区而电连接至所述行译码器。

所述内存区是由数个内存单元所组成；而所述行译码器是位在控制引脚侧，且所述第二级放大器是位在控制引脚侧，因而所述行译码器与所述第二级放大器是位于同侧；所述地址线是利用所述内存区电连接至行译码器，而所述地址线是为一金属线，其中所述金属线是一位于最上层的金属线。

根据本实用新型又一方面的内存配置包括：一内存区，为储存数据的主要区域；一行译码器，用以控制内存的存取；一第二级放大器；以及数条数据线，经过所述内存区而电连接至数个输入输出引脚。

所述内存区是由数个内存单元所组成；而所述行译码器是位在控制引脚侧，所述第二级放大器是位在控制引脚侧，因而所述行译码器与所述第二级放大器是位于同侧；所述数据线是利用所述内存区电连接至所述输入输出引脚，而所述数据线是为一金属线，其中所述金属线是一位于最上层的金属线。

借助所述内存结构的安排及地址线、数据线或控制线直接由内存区上方的上层金属层的拉线，即可达到本实用新型节省内存芯片面积的目的。

为更清楚理解本实用新型的目的、特点和优点，下面将结合附图对本实用新型进行详细说明。

图1是内存读取的配置图；

图2是数据输出的配置图；